【正文】 節(jié) qin的高低電平， 就可達(dá)到調(diào)整秒、分、小時(shí)的目的。 顯示 2 0000110 when 0011。它是由十進(jìn)制加法計(jì)數(shù)器 CC451 BCD7段鎖存譯碼 /驅(qū)動(dòng)器 CC4511 和 LED 七段數(shù)碼管組成。首先深入的了解了 數(shù)字邏輯的一些基本知識，了解了設(shè)計(jì)電路的程序，以及數(shù)字鐘的原理與設(shè)計(jì)理念 。在設(shè)計(jì)、試驗(yàn)測試等過程中，武老師提供了大量的專業(yè)知識，給予了熱情的指導(dǎo)。039。 library ieee。 then if t=counter_len then t:=0。 rst:in std_logic。 carry=39。 qout1:out std_logic_vector(3 downto 0)。 if tem1=1001 then tem1=0000。 entity sel is port(clk:in std_logic。 qout=0000。 when 6=qout=qin5。 輸出 LED 七段譯碼 end decode47。 use 。 qout2:out std_logic_vector(3 downto 0)。 小時(shí)低位輸入 qin6:in std_logic_vector(3 downto 0)。 u7:decode47 port map(q7=qin(3 downto 0),qout=dout(6 downto 0))。 u3:fen60 port map(c1=clk,rst=rst,qout1=q1(3 downto 0),qout2=q2(3 downto 0),carry=c3)。 秒鐘低位輸入 qin2:in std_logic_vector(3 downto 0)。 end ponent。 end fun。 use 。 when 4=qout=qin4。 begin if(rst=39。 library ieee。 carry=39。 use 。 if tem2=0101 then tem2=0000。 use 。)then t:=0。 本 科 畢 業(yè) 設(shè) 計(jì) 第 32 頁 共 42 頁 end case。 end fen1。 通過這 次學(xué)習(xí)，讓我對各種電路都有了大概的了解，但是由于時(shí)間方面的原因，我們沒有完全按照最初的要求嚴(yán)格來做，因而還有很多問題我們沒有發(fā)現(xiàn)，也還有很多知識我們沒有接觸到。數(shù)字鐘的設(shè)計(jì)與制作可以進(jìn)一步加深對數(shù)字電路的了解，通過本 次電子電路的設(shè)計(jì)，為數(shù)字電路的制作提供思路。其時(shí)鐘頂層設(shè)計(jì)原理圖如圖 43（ 15）： 圖 43（ 15） 頂層原理圖 5 組裝與調(diào)試 在試驗(yàn)板上組裝電子鐘時(shí)，應(yīng)嚴(yán)格按圖連接引腳，注意走線整齊，布局合理，器件的懸空端，清 0 端，置 1 端要正確處理。 輸出 LED七段譯碼 end decode47。在設(shè)計(jì)過程中 , 設(shè)計(jì)人員可以建立各種可再次利用的模塊 , 一個(gè)大規(guī)模的硬件電路的設(shè)計(jì)不可能從門級電路開始一步步地進(jìn)行設(shè)計(jì) , 而是一些模塊的累加。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是 VHDL 系統(tǒng)設(shè)計(jì)的基本點(diǎn)。 d) 具有開放的界面。綜上所述，可以得到如圖 41 所示的流程圖。共陰極數(shù)碼管則需輸出高電平有效地譯碼去驅(qū)動(dòng)。 (b) 二十四進(jìn)制計(jì)數(shù) 器的接法 個(gè)位為十進(jìn)制計(jì)數(shù)器，當(dāng)計(jì)數(shù)器計(jì)數(shù)到 24 時(shí)，即十位為 0010，個(gè)位為 0100 時(shí)，同時(shí)清零，達(dá)到了二十四進(jìn)制計(jì)數(shù)器的目的，即高位的 2Q ,低位的 3Q 送入與非門做清零信號，如圖 32（ 4） 二十四進(jìn)制計(jì)數(shù)器。 本 科 畢 業(yè) 設(shè) 計(jì) 第 8 頁 共 42 頁 分頻器電路 由數(shù)字鐘的晶體振蕩器輸出頻率較高，為了得到 1Hz的秒脈沖輸入，需要對振蕩器的輸出信號進(jìn)行分頻?？蚣芙Y(jié)構(gòu)能將來自不同 EDA 廠商的工具軟件進(jìn)行優(yōu)化組合，集成在一個(gè)易于管理的統(tǒng)一的環(huán)境之下 ，而且還支持任務(wù)之間、設(shè)計(jì)師之間以及整個(gè)產(chǎn)品開發(fā)過程中的信息傳輸與共享，是并行工程和自頂向下設(shè)計(jì)方法的實(shí)現(xiàn)基礎(chǔ)。綜合優(yōu)化時(shí)針對 ASIC 芯片供應(yīng)商的某一產(chǎn)品系列進(jìn)行的，所以綜合的過程要在相應(yīng)的廠家綜合庫的支持下才能完成。它如同一張白紙或是一堆積木，工程師可以通過傳統(tǒng)的原理圖輸入或硬件 描述語言自由的設(shè)計(jì)一個(gè)數(shù)字系統(tǒng)。 時(shí)基電路可以由石英晶體振蕩電路構(gòu)成，如果晶振頻率為1MHz，經(jīng)過 6次十分頻就可以得到秒脈沖信號。 本次設(shè)計(jì)第二部分說明了 數(shù)字鐘 的 功能框圖，并進(jìn)行了簡要的說明。尤其在 醫(yī)院，每次護(hù)士都會給病人作皮試，測試病人是否對藥物過敏。 鐘表的數(shù)字化給人們生產(chǎn)生活帶來了極大的方便，而且大大地?cái)U(kuò)展了鐘表原先的報(bào)時(shí)功能。 2 數(shù)字鐘設(shè)計(jì)的總體方案 數(shù)字鐘的構(gòu)成 數(shù)字鐘 實(shí)際上是一個(gè)對標(biāo)準(zhǔn)頻率（ 1HZ）進(jìn)行計(jì)數(shù)的計(jì)數(shù)電路。在方框圖一級進(jìn)行仿真、糾錯(cuò)，并用硬件描述語言對高層次的系統(tǒng)行為進(jìn)行描述，在系統(tǒng)一級進(jìn)行驗(yàn)證。 系統(tǒng)級設(shè)計(jì) 模塊 A 模塊 C 模塊 B 模 塊 A7 模塊 A6 模塊 A5 模塊 A4 模塊 A3 模塊 A2 模塊 A1 本 科 畢 業(yè) 設(shè) 計(jì) 第 5 頁 共 42 頁 FPGA 一般由 3種可編程電路和一個(gè)用于存放 編程數(shù)據(jù)的靜態(tài)存儲器 SRAM 組成。根據(jù)適配后仿真模型，可以進(jìn)行適配后時(shí)序仿真，因?yàn)橐呀?jīng)得到器件的實(shí)際硬件特性（如時(shí)延特性），所以仿真結(jié)果能比較精確地預(yù)期未來芯片的實(shí)際性能。采用 CD4511作為顯示譯碼電路。 CD4060計(jì)數(shù)為最高為 14級二進(jìn)制計(jì)數(shù)器，首先由 U1(CD4060)的 Q14(第三腳 )產(chǎn)生 2Hz的振蕩信號，然后由二進(jìn)制計(jì)數(shù)器 CD4040和兩個(gè) U3A(74LS20),U3B(74LS20)組成 120計(jì)數(shù)器分頻，從 U3B的輸出端輸出一個(gè)分脈沖，作為分鐘計(jì)數(shù)器的分鐘信號，按鍵開關(guān) S作為分鐘調(diào)時(shí)有手動(dòng)脈沖開關(guān)，每按動(dòng)一次，從 U3B的輸出端輸出一個(gè)脈沖，同時(shí) U2的 Q1管腳輸出秒脈沖信號驅(qū)動(dòng)發(fā)光二極管 LED1,LED2,作為秒指示（因?yàn)?2Hz的信號經(jīng) 1位二進(jìn)制計(jì)數(shù)器分頻后為 1Hz）。將與非門組成的 RS 觸發(fā)器的輸出接至計(jì)數(shù)器的復(fù)位端，展寬了復(fù)位和進(jìn)位信號的脈沖寬度，使其在本位可靠地復(fù)位的同時(shí) 向高位提供了進(jìn)位觸發(fā) 。因此，譯碼顯示電路選用 BCD7段鎖存譯碼 /驅(qū)動(dòng)器 CC4511。現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)技術(shù) 的發(fā)展主要體現(xiàn)在EDA 領(lǐng)域，而 EDA 技術(shù)的關(guān)鍵之一就是 EDA 開發(fā)工具。 f) 具有豐富的設(shè)計(jì)庫。 VHDL 語言設(shè)計(jì)方法靈活多樣 , 既支持自頂向下的設(shè)計(jì)方式 , 也支持自底向上的設(shè)計(jì)方法 。其中 60進(jìn)制加法器是由一個(gè) 10進(jìn)制和一個(gè) 6進(jìn)制計(jì)數(shù)器組成。 顯示 3 1001100 when 0100。觀察在 CP 作用下數(shù)碼管的顯示情況。當(dāng)我們接手一個(gè)課題或項(xiàng)目的時(shí)候，不是馬上就動(dòng)手 做 。在課題的完成過程中，在此謹(jǐn)向老師表示誠摯謝意。)then t:=0。 use 。 else t:=t+1。 qout1:out std_logic_vector(3 downto 0)。039。 qout2:out std_logic_vector(3 downto 0)。 if tem2=1001 then tem2=0000。 rst:in std_logic。 elsif (rising_edge(clk)) then 本 科 畢 業(yè) 設(shè) 計(jì) 第 37 頁 共 42 頁 if t=7 then t:=0。 sel=10111111。 architecture fun of decode47 is begin with qin select qout=0000001 when 0000。 entity clock is 本 科 畢 業(yè) 設(shè) 計(jì) 第 39 頁 共 42 頁 port(clk:in std_logic。 carry:out std_logic)。 小時(shí)高位輸入 qout:out std_logic_vector(3 downto 0)。 end fun。 u2:fen100 port map(clk=clk,rst=rst,qout=c2)。復(fù)位信號 qin1:in std_logic_vector(3 downto 0)。 qout:out std_logic)。 顯示 9 qout=1111111 when others。 use 。 sel=11110111。 architecture fun of sel is begin process(clk,rst) variable t:integer range 0 to 7。 end fun。 tem2=0000。 use 。 elsif(rising_edge(clk))then if tem1=1001 then 本 科 畢 業(yè) 設(shè) 計(jì) 第 34 頁 共 42 頁 tem1=0000。 library ieee。039。139。 qout:out std_logic)。對于芯片的使用，我們應(yīng)該在了解它的各項(xiàng)功能的前提條件下，靈活巧妙地運(yùn)用。數(shù)字鐘是典型的時(shí)序邏輯電路，包含了計(jì)數(shù)器，六十進(jìn)制，二十四進(jìn)制，十進(jìn)制數(shù)的概念。 圖 43（ 14）六個(gè)數(shù)碼管動(dòng)態(tài)掃描的元件符號 實(shí)體名： fen100 功能：對輸入時(shí)鐘進(jìn)行 24000分頻，得到 100Hz信號，作為數(shù)碼顯示管位掃描信號 接口： clk時(shí)鐘輸入 qout100Hz輸出信號 數(shù)字時(shí)鐘模塊頂層設(shè)計(jì)與仿真 各功 能子模塊設(shè)計(jì)完成后，再設(shè)計(jì)頂層文件 ，它主要是通過 元件聲明和元件例化語句對各子模塊進(jìn)行調(diào)用來完成的。 四位二進(jìn)制碼輸入 qout:out std_logic_vector(6 downto 0))。 (5) VHDL 語言程序易于共享和復(fù)用 VHDL 語言采用基于庫 ( library) 的設(shè)計(jì)方法。在對一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè) 實(shí)體。 QuartusⅡ 的設(shè)計(jì)輸入、編譯處理、仿真和定時(shí)分析以及編程下載等工具都集成在統(tǒng)一的開發(fā)環(huán)境下，提高了設(shè)計(jì)的效率，縮短了開發(fā)周期。又開始新的一天或 12 小時(shí)計(jì)時(shí)。 當(dāng)共陽極數(shù)碼管的某一陰極接低電平時(shí)，相應(yīng)的二極管發(fā)光，可根據(jù)字形使某幾段二極管發(fā)光，所以共陽極數(shù)碼管需要輸出低電平有效地譯碼器去驅(qū)動(dòng)。十位接成六進(jìn)制，利用 1234 =0110 的信號 本 科 畢 業(yè) 設(shè) 計(jì) 第 10 頁 共 42 頁 清零，同時(shí)結(jié)合高位進(jìn)位。然后再利用分頻電路，將其輸出信號轉(zhuǎn)變?yōu)槊胄盘枺浣M成框 圖如圖 32（ 1）。目前主要的EDA 系統(tǒng)都建立了框架結(jié)構(gòu)，如 Cadence 公司的 DesignFramework 和 Mentor 公司的FalconFramework，而且這些框架結(jié)構(gòu)都遵守國際 CFI 組織制定的統(tǒng)一技術(shù)標(biāo)準(zhǔn)。 5．利用綜合器對 VHDL 源代碼進(jìn)行綜合優(yōu)化處理，生成門級描述的網(wǎng)絡(luò)表文件，這是將高層 次描述轉(zhuǎn)化為硬件電路的關(guān)鍵步驟。 圖 31（ 1） TOP_DOWN 設(shè)計(jì)思想 b) FPGA 概述 FPGA 是現(xiàn)場可編程門陣列（ Field Programmable Gate Array）的簡稱， FPGA 幾乎能完成任何數(shù)字器件的功能，上至高性能 CPU，下至簡單的 74電路。 在控制信號中除了一般的校時(shí)信號外，還有時(shí)鐘使能信號、時(shí)鐘清零信號。因此本設(shè)計(jì)采用可編程邏輯器件實(shí)現(xiàn)。例如，許多火災(zāi)都是由于人們一時(shí)忘記了關(guān)閉煤氣或是忘記充電時(shí)間。諸如定時(shí)自動(dòng)報(bào)警、按時(shí)自動(dòng)打鈴、時(shí)間程序自動(dòng)控制、定時(shí)廣播、定時(shí)啟閉電路、定時(shí)開關(guān)烘箱、通斷動(dòng)力設(shè)備，甚至各種定時(shí)電 氣的自動(dòng)啟用等，所有這些，都是以鐘表數(shù)字化 為基礎(chǔ)的。由于計(jì)數(shù)的起始時(shí)間不可能與標(biāo)準(zhǔn)時(shí)間（如北京時(shí)間）一致，故需要在電路上加一個(gè)校時(shí)電 路，同時(shí)標(biāo)準(zhǔn)的 1HZ時(shí)間信號必須做到準(zhǔn)確穩(wěn)定。然后，用綜合優(yōu)化工具生成具體門電路