【正文】 。實(shí)驗(yàn)這次的課程設(shè)計(jì)是我更加熟悉芯片的功能跟用法，讓我更好的運(yùn)用邏 13輯門(mén)，使我所學(xué)的知識(shí)得到鞏固，并且這次的設(shè)計(jì)培養(yǎng)了我的獨(dú)立思考的能力和操作的能力。本次所用的芯片大部分都是基礎(chǔ)的，不過(guò)有個(gè)別的不怎么了解，不過(guò)通過(guò)此次課程設(shè)計(jì)，我對(duì)這些未曾接觸過(guò)的芯片都有一定的認(rèn)識(shí)，對(duì)其功能也有一定的了解。所有燈一會(huì)正常一會(huì)不工作，經(jīng)仔細(xì)檢查發(fā)現(xiàn)在電源處接觸不良，改正后恢復(fù)正常。五 結(jié)論與心得通過(guò)此次的課程設(shè)計(jì)，我對(duì)電路的設(shè)計(jì)流程有了一定的了解，對(duì)仿真軟件也有一定的認(rèn)識(shí)。不過(guò)，持續(xù)亮5s的功能中，亮黃跟綠燈時(shí)會(huì)有三個(gè)紅燈也一起亮的(問(wèn)題解決不了)。把各單元電路接在一起調(diào)試時(shí)，不過(guò)9個(gè)一組的持續(xù)5s的出現(xiàn)錯(cuò)誤，就 12，達(dá)不到要設(shè)計(jì)的要求。四 安裝與調(diào)試按照電路圖進(jìn)行接線(xiàn)，按照單元電路設(shè)計(jì)中的方法連接好每一塊電路，然后把每一塊接在一起。而控制著第一部分的4066模擬開(kāi)關(guān)導(dǎo)通，使第一部分的電路工作3個(gè)一組的組燈依次點(diǎn)亮、依次跑動(dòng)。于Q端和Q非端翻轉(zhuǎn)。這樣就使全部紅燈，再黃燈，后綠燈，各亮一次。當(dāng)最后的綠燈亮完后，即第一部分的單元電路中的4017的第十個(gè)輸出端（09）輸出高電平時(shí)，這就給74LS76觸發(fā)器送去一個(gè)脈沖，于是觸發(fā)器的Q端就翻轉(zhuǎn)輸出低電平使4066模擬開(kāi)關(guān)的一個(gè)開(kāi)關(guān)變?yōu)閿嚅_(kāi)，從而使第一部分的電路處于不工作狀態(tài)。接到高電平的組燈就會(huì)發(fā)光。而第二部分電路工作時(shí)第一部分電路就不工作。而觸發(fā)器的脈沖輸入端接第一部分電路中的4017的第十（09）輸出端口和第二部分電路中的4017的03輸出端口的或門(mén)的結(jié)果。Q非接4066BP的另一個(gè)開(kāi)關(guān)的控制端。這樣每給觸發(fā)器一個(gè)觸發(fā)邊沿其輸出端就翻轉(zhuǎn)一次。74LS76N芯片為集成JK觸發(fā)器。4066BP芯片為模擬開(kāi)關(guān)芯片，它集成了四個(gè)模擬開(kāi)關(guān)（在此用到兩個(gè)），每個(gè)模擬開(kāi)關(guān)有2個(gè)端子，一個(gè)為控制端，主要接高電平或低電平，其佘兩個(gè)端子為輸入輸出端。電路中的555多諧振蕩器的輸出端接4017的脈沖輸入控制，555多諧振蕩器不斷的產(chǎn)生脈沖送入4017芯片的脈沖輸入端，從而使4017芯片的輸出端（01，02，03）依次為高電平，這樣就控制3組指燈持續(xù)亮5s依次跑動(dòng)循環(huán)！1：用來(lái)實(shí)現(xiàn)兩種的跑動(dòng)不斷循第三部分電路環(huán)。電路中的555多諧振蕩器的輸出端接4017的脈沖輸入控制，555多諧振蕩器不斷的產(chǎn)生脈沖送入4017芯片的脈沖輸入端，從而使4017芯片的輸出端（01，02，03，04，05，06，07，08，09）依次為高電平，這樣就控制指燈不斷的跑動(dòng)！第二部分電路：用來(lái)實(shí)現(xiàn)全部9個(gè)一組紅燈，再黃燈，后綠燈，各亮一次。二，單元電路設(shè)計(jì)與參數(shù)計(jì)算在整個(gè)電路中，其主要的組成部分有：555定時(shí)器和4017芯片組成的 ：(由于仿真時(shí)，設(shè)置的時(shí)間跟實(shí)際理論計(jì)算的不符合，)555定時(shí)器和4017芯片組成的9個(gè)一組持續(xù)亮5s的(由于仿真時(shí)，設(shè)置的時(shí)間跟實(shí)際理論計(jì)算的不符合，故仿真時(shí)時(shí)間可能不是5s)4066和74LS76組成的一個(gè)循環(huán)電路：（本來(lái)是要用hc4060+CD4013（D觸發(fā)器，用它做2分頻電路）+32768Hz的晶振組成秒定時(shí)，產(chǎn)生秒脈沖來(lái)做循環(huán)電路的，不過(guò)由于其中的芯片沒(méi)接觸過(guò)也比較復(fù)雜，所以就沒(méi)用此方案，改為用4066和74LS76組成的循環(huán)電路。用一個(gè)4017芯片來(lái)點(diǎn)亮5s的跑動(dòng)。一部分電路為實(shí)現(xiàn)這兩種跑動(dòng)的循環(huán)。根據(jù)此要求電路總體上可以分為三部分：。伴隨著經(jīng)濟(jì)的發(fā)展和夜市的興起循環(huán)彩燈的用途將越來(lái)越廣，一 方案設(shè)計(jì)與論證該任務(wù)要求：先紅燈，后綠燈，再黃燈，然后，全部紅燈亮5S，再黃燈，后綠燈，各一次。應(yīng)用價(jià)值在家庭裝飾、商業(yè)區(qū)、許多戶(hù)外廣告、公益廣告等的燈光布置中經(jīng)常需要完成彩燈循環(huán)點(diǎn)亮以實(shí)現(xiàn)燈光動(dòng)態(tài)效果，做到廣告、彩燈等作品色彩鮮艷，富有創(chuàng)藝，變化形式豐富，起著宣傳和美化環(huán)境的作用，營(yíng)造文明和亮麗氛圍，增添人們生活樂(lè)趣。根據(jù)電路的原理寫(xiě)出設(shè)計(jì)方案。查出各芯片引腳排列及功能。根據(jù)課程設(shè)計(jì)內(nèi)容及要求構(gòu)造整個(gè)設(shè)計(jì)思路，復(fù)習(xí)數(shù)字電路中觸發(fā)器、譯碼器、計(jì)數(shù)器、譯碼顯示器等部分內(nèi)容。(4)對(duì)跑動(dòng)電路，可以每3個(gè)一組，交叉安裝，分別點(diǎn)亮每一組，利用視覺(jué)暫停，達(dá)到跑動(dòng)的效果。以此循環(huán)。課 程 設(shè) 計(jì) 任 務(wù) 書(shū)一． 設(shè)計(jì)題目 : 循環(huán)彩燈控制器電路 二． 主要內(nèi)容及要求(1)共有紅、綠、黃3色彩燈各9個(gè)，要求按一定順序和時(shí)間關(guān)系運(yùn)行。在這一設(shè)計(jì)中我們將涉及有關(guān)彩燈控制器的設(shè)計(jì)，從原理上使我們對(duì)這一設(shè)計(jì)有所了解。比如日光燈已經(jīng)不能滿(mǎn)足于我們的需要，彩燈的運(yùn)用已經(jīng)遍布于人們的生活中，從歌舞廳到卡拉OK包房，從節(jié)日的祝賀到日常生活中的點(diǎn)綴。利用控制電路可使彩燈按一定的規(guī)律不斷的改變狀態(tài)，不僅可以獲得良好的觀賞效果，而且可以省電（與全部彩燈始終全亮相比）。此外從功能效果上看，亮燈模式少而且樣式單調(diào)，缺乏用戶(hù)可操作性，影響亮燈效果。但目前市場(chǎng)上各式樣的LED彩燈控制器大多數(shù)用全硬件電路實(shí)現(xiàn)，電路結(jié)構(gòu)復(fù)雜、功能單一，這樣一旦制作成品只能按照固定的模式閃亮，不能根據(jù)不同場(chǎng)合、不同時(shí)間段的需要來(lái)調(diào)節(jié)亮燈時(shí)間、模式、閃爍頻率等動(dòng)態(tài) 參數(shù)。伴隨著人們生活環(huán)境的不斷改善和美化，在許多場(chǎng)合可以看到霓虹燈。如今燈光已成為人民生活中必不可少的家用品。139。a6: process(clk,rst)variablecount:integer range 0 to 10。end if。then temp3:=temp3+1。event and clker=39。a3:process(clker)variable temp3:integer range 0 to 15。end if。if temp1=2 then clk1課程設(shè)計(jì)說(shuō)明書(shū)temp2:=0。139。begin ifclker39。signalpr_state,nx_state:state。architecturebhv of led is signal clk1,clk2,clk3,clk4,clk5:std_logic。z:out std_logic)。y:out integer range 0 to 10。entity led is port(rst,clk,clker:instd_logic。課程設(shè)計(jì)說(shuō)明書(shū)參考文獻(xiàn)[1] .《VHDL數(shù)字電路設(shè)計(jì)教程》.電子工業(yè)出版社，[2] 潘松，黃繼業(yè).《EDA技術(shù)實(shí)用教程》（第二版）.科學(xué)出版社， [3] 焦素敏.《EDA應(yīng)用技術(shù)》.清華大學(xué)出版社， [4] 曾繁泰，[M].北京:清華大學(xué)出版社，2001 [5] [M].廣州:華南理工大學(xué)出版社,2001課程設(shè)計(jì)說(shuō)明書(shū)附錄：源代碼程序libraryieee。同時(shí)，在課程設(shè)計(jì)過(guò)程中通過(guò)與老師、同學(xué)的交流，也了解了他們對(duì)于這門(mén)技術(shù)的看法和今后這門(mén)技術(shù)的發(fā)展方向，也感謝老師對(duì)我設(shè)計(jì)的指導(dǎo)和同學(xué)對(duì)我的幫助。在設(shè)計(jì)過(guò)程中，分頻分的太大，頻率太小的話(huà)，揚(yáng)聲器的聲音體現(xiàn)不出顯示不同花型時(shí)的區(qū)別；頻率太大的話(huà)，數(shù)碼管顯示速度太快，嘗試分頻時(shí)使用不同的脈沖信號(hào)，但沒(méi)有成功。通過(guò)設(shè)計(jì)也鞏固了我們的書(shū)本知識(shí)以及通過(guò)借閱書(shū)籍和上網(wǎng)查找資料，也豐富了自己對(duì)ＥＤＡ的了解。其主要的也是最大的優(yōu)點(diǎn)就在于設(shè)計(jì)者可以專(zhuān)心致力于其功能的實(shí)現(xiàn)，而不需要對(duì)不影響功能的與工藝有關(guān)的因素花費(fèi)過(guò)多的時(shí)間和精力。如下圖：圖 實(shí)驗(yàn)板課程設(shè)計(jì)說(shuō)明書(shū) 設(shè)計(jì)總結(jié)通過(guò)這次課程設(shè)計(jì)對(duì)ＥＤＡ技術(shù)有了更進(jìn)一步的熟悉，VHDL 語(yǔ)言和Ｃ語(yǔ)言等其他語(yǔ)言還是有很大的區(qū)別。then temp1:=temp1+1。event and clker=39。程序如下：a1:process(clker)variable temp1:integer range 0 to 15。對(duì)于每種花型顯示時(shí)對(duì)應(yīng)發(fā)出不用的聲音，這里就需要對(duì)其中輸入的時(shí)鐘信號(hào)進(jìn)行分頻，改變temp的值能產(chǎn)生出不同頻率的聲音。139?；ㄐ涂刂齐娐纺K采用狀態(tài)機(jī)實(shí)現(xiàn)，在狀態(tài)機(jī)的課程設(shè)計(jì)說(shuō)明書(shū)時(shí)序邏輯電路部分已經(jīng)采用計(jì)數(shù)器計(jì)時(shí)的方法直到計(jì)數(shù)器計(jì)時(shí)達(dá)到時(shí)才進(jìn)入下一個(gè)狀態(tài)，如下為狀態(tài)機(jī)時(shí)序邏輯電路程序：process(clk,rst)variablecount:integer range 0 to 10。按設(shè)計(jì)要求要實(shí)現(xiàn)六種花型011001010000010000000011000、00100100、11100111，用S0、SSSSS5 來(lái)表示6 種循環(huán)，以1表示燈亮，以0表示燈滅狀態(tài)的狀態(tài)。它主控著8 路彩燈的花型種類(lèi)。底層分為三個(gè)子電路模塊，分別是時(shí)序控制電路模塊和顯示電路模塊以及蜂鳴器發(fā)聲模塊。該程序采用層次設(shè)計(jì)法，頂層采用原理圖設(shè)計(jì)，底層采用VHDL 設(shè)計(jì)。顯示電路輸入時(shí)鐘信號(hào)的周期，有規(guī)律的輸出設(shè)定的六種彩燈變化類(lèi)型以及數(shù)碼管顯示花型序號(hào)和持續(xù)時(shí)間。系統(tǒng)框圖如下:主要模塊組成：花型控制模塊和顯示電路模塊以及蜂鳴器發(fā)聲模塊。(3)每種花型顯示時(shí)對(duì)應(yīng)發(fā)出不用的聲音(4)系統(tǒng)要有整體復(fù)位信號(hào) ：（1）根據(jù)任務(wù)要求確定電路各功能模塊；（2）寫(xiě)出設(shè)計(jì)程序；（3）給出時(shí)序仿真結(jié)果；（4）實(shí)現(xiàn)硬件調(diào)試； 輸入與輸出說(shuō)明：rst,clk，clker分別為彩燈控制器的整體復(fù)位，時(shí)鐘脈沖發(fā)生以及發(fā)聲器分頻時(shí)鐘脈沖；：x表示彩燈控制器六種種以上不同的花型,y表示每種花型持續(xù)的時(shí)間（10秒鐘）,M表示數(shù)碼管顯示的當(dāng)前的花型序號(hào)（分別為A、B、C，D，E，F(xiàn)）,Z為每種花型顯示時(shí)對(duì)應(yīng)發(fā)出不用的聲音。課程設(shè)計(jì)說(shuō)明書(shū) Quartus II軟件界面介紹 代碼輸入界面新建一個(gè)工程，選擇File→New Project Wizard，在出現(xiàn)的對(duì)話(huà)框中輸入工作路徑和工程名稱(chēng)(應(yīng)與實(shí)體名稱(chēng)相同)，新建完工程后,選擇File→New→VHDL File，然后新出現(xiàn)的空白窗口中輸入代碼，代碼輸入界面如圖31所示：圖31 代碼輸入界面 編譯界面代碼輸入完畢后，選擇Processing→Start Compilation或直接單擊(Start Compilation)進(jìn)行編譯，編譯界面如圖32所示：課程設(shè)計(jì)說(shuō)明書(shū)圖32 編譯界面 波形仿真界面編譯沒(méi)有錯(cuò)誤后,選擇File→New→Vector Waveform File，自己設(shè)置輸入的值,設(shè)置好后單擊 進(jìn)行波形仿真，仿真前界面如圖33所示：圖33波形仿真前界面仿真后界面如圖34所示：課程設(shè)計(jì)說(shuō)明書(shū)34波形仿真后界面課程設(shè)計(jì)說(shuō)明書(shū) 系統(tǒng)設(shè)計(jì) 設(shè)計(jì)過(guò)程 設(shè)計(jì)內(nèi)容及要求：（1）設(shè)計(jì)一個(gè)彩燈控制器，使8個(gè)彩燈（發(fā)光二極管）能連續(xù)發(fā)出六種種以上不同的花型，花型自擬（全亮，全滅除外），每種花型持續(xù)的時(shí)間為10秒鐘。Altera在Quartus II 中包含了許多諸如SignalTap II、Chip Editor和RTL Viewer的設(shè)計(jì)輔助工具，集成了SOPC和HardCopy設(shè)計(jì)流程，并且繼承了Maxplus II 友好的圖形界面及簡(jiǎn)便的使用方法。Maxplus II 作為Altera的上一代PLD設(shè)計(jì)軟件，由于其出色的易用性而得到了廣泛的應(yīng)用。具有運(yùn)行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點(diǎn)。Quartus II還支持層次化設(shè)計(jì)，可以在一個(gè)新的編輯環(huán)境中對(duì)使用不同輸入設(shè)計(jì)方式完成的模塊進(jìn)行調(diào)用，從而解決了原理圖與HDL混合輸入設(shè)計(jì)的問(wèn)題，并且在輸入之后，Quartus II的編譯器將給出設(shè)計(jì)輸入的錯(cuò)誤報(bào)告。Altera的Quartus II可編程邏輯軟件屬于第四代PLD開(kāi)發(fā)平臺(tái)，該平臺(tái)支持一個(gè)工作組環(huán)境下的設(shè)計(jì)要求，其中包括支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。課程設(shè)計(jì)說(shuō)明書(shū) Quartus II介紹 Quartus II軟件介紹Quartus II 是Altera公司單芯片可編程系統(tǒng)(SOPC)設(shè)計(jì)的綜合性環(huán)境,也是適合SOPC的最全面的設(shè)計(jì)環(huán)境。使用期長(zhǎng)，不會(huì)因工藝變化而使描述過(guò)時(shí)。在VHDL中，只有在進(jìn)程(PROCESS)、函數(shù)(FUNCTION)和過(guò)程(PROCEDURE)內(nèi)部的語(yǔ)句才是順序執(zhí)行的。關(guān)于VHDL語(yǔ)言，最后需要說(shuō)明的是：與常規(guī)的順序執(zhí)行的計(jì)算機(jī)程序不同，VHDL從根本上講是并發(fā)執(zhí)行的。，方便了工藝的轉(zhuǎn)換。VHDL還具有以下優(yōu)點(diǎn)：，將設(shè)計(jì)人員的工作重心提高到了系統(tǒng)功能的實(shí)現(xiàn)與調(diào)試，而花較少的精力于物理實(shí)現(xiàn)。VHDL是一種全方位的硬件描述語(yǔ)言，包括系統(tǒng)行為級(jí)。這是一種用形式化方法來(lái)描述數(shù)字電路和設(shè)計(jì)數(shù)字邏輯系統(tǒng)的語(yǔ)言。因此，開(kāi)發(fā)一種強(qiáng)大的、標(biāo)準(zhǔn)化的硬件描述語(yǔ)言作為可相互交流的設(shè)計(jì)環(huán)境已勢(shì)在必行。為了提高開(kāi)發(fā)的效率，增加已有開(kāi)發(fā)成果的可繼承性以及縮短開(kāi)發(fā)周期，各ASIC研制和生產(chǎn)廠家相繼開(kāi)發(fā)了具有自己特色的電路硬件描述語(yǔ)言(Hardware Description Language，簡(jiǎn)稱(chēng)HDL)。傳統(tǒng)的硬件電路設(shè)