eda課程設(shè)計(jì)--多路彩燈控制器(參考版)
2025-01-19 04:54本頁面
【正文】 由于本人的設(shè)計(jì)能力有限，在設(shè)計(jì)過程中難免出現(xiàn)錯(cuò)誤，懇請老師們多多指教,我十分樂意接受老師的批評與指正，本人將萬分感謝。這份寶貴的經(jīng)驗(yàn)為以后我們步入社會(huì)也奠定了基礎(chǔ)。并且該方法便于擴(kuò)展不同變化模式的彩燈花樣。它使的我們可以從簡單的單元入手，逐漸構(gòu)成龐大而復(fù)雜的系統(tǒng)。6 試驗(yàn)總結(jié)用VHDL進(jìn)行設(shè)計(jì)，首先應(yīng)該理解 ，VHDL語言是一種全方位硬件描述語言，包括系統(tǒng)行為級，寄存器傳輸級和邏輯門級多個(gè)設(shè)計(jì)層次。 總體模塊框圖總體模塊框圖如14圖14 總體模塊框圖4 模塊程序 時(shí)序控制電路模塊程序 顯示模塊電路程序 頂層模塊設(shè)計(jì)程序5 仿真波形 時(shí)序控制模塊仿真波形從圖中可以看出，當(dāng)復(fù)位信號(hào)為高電平時(shí)，電路時(shí)鐘輸出清零，當(dāng)快慢信號(hào)c為低電平時(shí)，時(shí)序控制電路四分頻起作用，當(dāng)快慢信號(hào)c為高電平時(shí)，時(shí)序控制電路八分頻起作用，仿真結(jié)果符合電路要求。 顯示控制電路顯示控制電路的模塊框圖如圖13所示，輸入信號(hào)clk和clr的定義與時(shí)序控制電路一樣，輸入信號(hào)led[7...0]能夠循環(huán)輸出8路彩燈6種不同狀態(tài)的花型。圖12 時(shí)序控制電路模塊框圖我們假設(shè)時(shí)序控制電路所產(chǎn)生的控制時(shí)鐘信號(hào)的快慢兩種節(jié)奏分別為輸入時(shí)鐘信號(hào)頻率的1/4和1/8，因而輸出時(shí)鐘控制信
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