【正文】 總的來說，本次的課程設計進行的還算順利，不過對于結(jié)果有點不怎么滿意，就是持續(xù)亮5S的功能有點不完善，但總的結(jié)果還算達到了設計要求。而觸發(fā)器的Q非端同時了輸出一個高電平使4066的另一個開關導通，這時第二部分的電路開始運行。電路如下圖：此部分電路主要是用一個4066BP芯片和一個74LS76N芯片來現(xiàn)實。設計方案的檢查，修正，改進，按要求打印方案。再由于人們對于物質(zhì)生活的要求也在逐漸提高，不光是對各種各樣的生活電器的需要，也開始在環(huán)境的幽雅方面有了更高的要求。if temp3=8 then clk3課程設計說明書end if。type state is(a,b,c,d,e,f)。在實際操作中發(fā)現(xiàn)設計和課本上的知識有很大聯(lián)系，但又高于課本，一個簡單的原理要把它應用以及和其他功能綜合起來就有些困難。:圖 狀態(tài)轉(zhuǎn)換圖課程設計說明書a7:process(pr_state)begin casepr_state is when a= x x x x x x圖 花型控制電路模塊仿真顯示電路模塊顯示電路模塊的要求是使用數(shù)碼管顯示當前的花型序號（分別為A、B、C，D，E，F(xiàn)）以及該花型的顯示時間。Altera 公司的Quartus II 作為一種可編程邏輯的設計環(huán)境, 由于其強大的設計能力和直觀易用的接口，越來越受到數(shù)字系統(tǒng)設計者的歡迎。因此，我們通常稱之為代碼，而不是程序。當然在一些實力較為雄厚的單位，它也被用來設計ASIC。EDA技術是以計算機為工具，根據(jù)硬件描述語言HDL（Hardware Description language）完成的設計文件，自動地完成邏輯編譯、化簡、分割、綜合及優(yōu)化、布局布線、仿真以及對于特定目標芯片的適配編譯和編程下載等工作。而EDA技術就是以微電子技術為物理層面，現(xiàn)代電子設計為靈魂，計算機軟件技術為手段，最終形成集成電子系統(tǒng)或?qū)Ｓ眉呻娐稟SIC為目的的一門新興技術。end ponent。end。end mux21。use 。039。end fenpin2。END IF。count_outEND a。32進制計數(shù)器模塊LIBRARY ieee。END PROCESS。end if。139。begin if rst=39。ENTITY fenpinqi ISPORT（clk,rst : IN std_logic。圖323 彩燈控制模塊 4)4選1選擇器模塊Rst:輸入信號 復位信號 使選擇器的輸出為“0”。3）擴充其它功能。signal clk_tmp: std_logic。沈陽理工大學EDA技術課程設計報告程序如下：library ieee。039。P2進程能進行彩燈的圖案控制 ,改變 s的位數(shù)即可改變要控制圖案的數(shù)目 ,改變輸出變量 Q 的組合即可變幻彩燈圖案。在該電路中只需簡單的修改程序就可以靈活地調(diào)整彩燈圖案和變化方式。時間選擇器實際上是兩個分頻器 ,其中一個頻率是另一個頻率的兩倍。時鐘信號 clr: in std_logic。begin process(clk,clr)beginif clr=39。opt:in std_logic。且從圖中可以看出，從圖中可以看出當OPT為高電平時彩燈狀態(tài)轉(zhuǎn)換慢，為低電平時轉(zhuǎn)換要快，當復位信號有效時，所用輸出都清零。Rst:輸入信號 復位信號 用來復位32進制使其輸出為“00000”。最后我們采用上面分析的結(jié)構框圖。thenif a=3 thena:=0。end if。139。output : OUT std_logic)。ARCHITECTURE a OF caideng ISBEGINPROCESS(input)BEGINif rst=39。ELSIF(clk39。 THENtemp:=0。四、實驗環(huán)境PC機一臺；軟件QuartusⅡ五、課程設計具體步驟及仿真結(jié)果系統(tǒng)總體設計框架結(jié)構分頻模塊：把時鐘脈沖二分頻，得到另一個時鐘脈沖，讓這兩種時鐘脈沖來交替控制花型的速度。end behav。139。 thenend if。architecture a of color8 is signal s:std_logic_vector(4 downto 0)。clkk:out std_logic)。EDA技術使得設計者的工作僅限于利用軟件的方式，即利用硬件描述語言和EDA軟件便可完成對系統(tǒng)硬件功能的實現(xiàn)。隨著EDA技術的高速發(fā)展，電子系統(tǒng)的設計技術和工具發(fā)生了深刻的變化，大規(guī)課程設計說明書?？删幊踢壿嬈骷﨏PLD／FPGA的出現(xiàn)，給設計人員帶來了諸多方便。當今社會是數(shù)字化的社會，也是數(shù)字集成電路廣泛應用的社會，數(shù)字本身在不斷的進行更新?lián)QVHDL的英文全名是VHSIC（Very High Speed Integrated Circuit）Hardware Descriptiong Language, 翻譯成中文就是超高速集成電路硬件描述語言，誕生于1982年。VHDL是一種全方位的硬件描述語言，包括系統(tǒng)行為級。Quartus II還支持層次化設計，可以在一個新的編輯環(huán)境中對使用不同輸入設計方式完成的模塊進行調(diào)用，從而解決了原理圖與HDL混合輸入設計的問題，并且在輸入之后，Quartus II的編譯器將給出設計輸入的錯誤報告。該程序采用層次設計法，頂層采用原理圖設計，底層采用VHDL 設計。event and clker=39。entity led is port(rst,clk,clker:instd_logic。end if。伴隨著人們生活環(huán)境的不斷改善和美化，在許多場合可以看到霓虹燈。(4)對跑動電路，可以每3個一組，交叉安裝，分別點亮每一組，利用視覺暫停，達到跑動的效果。用一個4017芯片來點亮5s的跑動。而觸發(fā)器的脈沖輸入端接第一部分電路中的4017的第十（09）輸出端口和第二部分電路中的4017的03輸出端口的或門的結(jié)果。把各單元電路接在一起調(diào)試時，不過9個一組的持續(xù)5s的出現(xiàn)錯誤，就 12，達不到要設計的要求。四 安裝與調(diào)試按照電路圖進行接線，按照單元電路設計中的方法連接好每一塊電路，然后把每一塊接在一起。Q非接4066BP的另一個開關的控制端。一部分電路為實現(xiàn)這兩種跑動的循環(huán)。以此循環(huán)。如今燈光已成為人民生活中必不可少的家用品。if temp1=2 then clk1課程設計說明書temp2:=0。課程設計說明書參考文獻[1] .《VHDL數(shù)字電路設計教程》.電子工業(yè)出版社，[2] 潘松，黃繼業(yè).《EDA技術實用教程》（第二版）.科學出版社， [3] 焦素敏.《EDA應用技術》.清華大學出版社， [4] 曾繁泰，[M].北京:清華大學出版社，2001 [5] [M].廣州:華南理工大學出版社,2001課程設計說明書附錄：源代碼程序libraryieee。程序如下：a1:process(clker)variable temp1:integer range 0 to 15。顯示電路輸入時鐘信號的周期，有規(guī)律的輸出設定的六種彩燈變化類型以及數(shù)碼管顯示花型序號和持續(xù)時間。Altera的Quartus II可編程邏輯軟件屬于第四代PLD開發(fā)平臺，該平臺支持一個工作組環(huán)境下的設計要求，其中包括支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多種設計輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設計輸入到硬件配置的完整PLD設計流程。這是一種用形式化方法來描述數(shù)字電路和設計數(shù)字邏輯系統(tǒng)的語言。VHDL技術與傳統(tǒng)的數(shù)字電子系統(tǒng)或IC設計相比之下有很大的優(yōu)勢，主要表現(xiàn)在： 第一，VHDL語言具有很強的電路描述和建模能力，能從多個層次對數(shù)字系統(tǒng)進行建 模和描述，從而大大簡化了硬件設計任務，提高了設計效率和可靠性。目前，它在中國的應用多數(shù)是用在FPGA/CPLD/EPLD的設計中。它由早起的電子管、晶體管、小中規(guī)模集成電路發(fā)展到超大規(guī)模集成電路以及許多具有特定功能的專用集成電路。architecture one of balucaideng issignal h0,h1:std_logic。q:out std_logic_vector(7 downto 0))。event and clk=39。architecture a of color8 is signal s:std_logic_vector(4 downto 0)。end if。（2）從中間到兩邊對稱地漸漸點亮，全亮后仍由中間向兩邊逐次熄滅。BEGINIF rst=39。139。sm :out std_logic_vector(6 downto 0))。inp:in integer range 0 to 3。p4:process(clk,rst)variable d:integer range 0 to 20。clk_6end if。event and clk=39。圖325 4進制計數(shù)器 系統(tǒng)結(jié)構整個系統(tǒng)就是各個分模塊組成來實現(xiàn)最后的彩燈控制功能，系統(tǒng)又兩個時鐘來控制一個是控制32進制計數(shù)器即控制彩燈控制模塊來實現(xiàn)彩燈的不同輸出，另一個時鐘為分頻器的輸入來進行分頻處理，最后用來控制揚聲器發(fā)出不同的音樂，具體分頻處理的時鐘的頻率比實現(xiàn)彩燈控制的時鐘頻率要高。Clk_clk_clk_clk_10：輸出信號 即為分頻模塊對輸入信號clk的分頻，分別為1/4分頻輸出、1/6分頻輸出、1/8分頻輸出、1/10分頻輸出。且從圖中可以看出，當復位信號有效時彩燈輸出為零，否則，顯示電路在十六種不同狀態(tài)間轉(zhuǎn)換。architecture one3 of root is ponent timecontrol is定義元件：時序控制電路 port(clk: in std_logic。architecture one1 of showcontrol is type states is狀態(tài)機狀態(tài)列舉(s0,s1,s2,s3,s4,s5,s6,s7,s8,s9,s10,s11,s12,s13,s14,s15)。use 。四選一控制器從分頻器選擇不同頻率的時鐘信號輸送到彩燈花樣控制器 ,從而達到控制彩燈閃爍速度的快慢 ,時間選擇器控制每種速度維持的時間長短。此十六路彩燈控制系統(tǒng)設定有六種花樣變化 ,這六種花樣可以進行自動切換 ,并且每種花樣可以選擇不同的頻率。仿真通過 ,即可下載到指定的 CPLD芯片里面 ,并進行實際連線 ,進行最后的硬件測試。use 。entity root is port(clk: in std_logic。例化顯示電路模塊 end architecture one3。其中彩燈控制器是用來輸出不同的花樣，彩燈控制器的輸出則是用一個32進制的計數(shù)器來控制，揚聲器的輸出時用不同的頻率來控制，所以用了一個集成分頻器來使輸入的頻率被分為幾種不同的頻率，不同頻率的選擇性的輸出則是用一個4選一的選擇器來控制。Inp[1..0]:輸入信號 接4進制計數(shù)器的輸出用來控制選擇器的選擇不同的輸入選擇不同的輸出。END fenpinqi。 thenclk_6復位信號控制部分else if clk39。clk_8elsec:=c+1。end process p4。彩燈控制模塊LIBRARY ieee。ENTITY counter_32 ISPORT（clk,rst : IN std_logic。USE 。2．增強自己實際動手能力,獨立解決問題的能力。039。use 。clkk:out std_logic)。039。use 。u2: mux21 port map(a=h0，b=clk，s=s。1987年底，VHDL被美國國防部確認為標準硬件描述語言。它在硬件實現(xiàn)方面融合了大規(guī)模集成電路制造技術、IC版圖設計、ASIC測試和封裝、FPGA(GieldPeogrammable Gate Array)/CPLD(Complex Programmable Logic Device)編程下載和自動測試等技術；在計算機輔助工程方面融合了計算機輔助設計(CAD)，計算機輔助制造（CAM），計算機輔助測試（CAT），計算機輔助工程（CAE）技術以及多種計算機語言的設計概念；而在現(xiàn)代電子學方面則容納了更多的內(nèi)容，如電子線路設計理論、數(shù)字信號處理技術、數(shù)字系統(tǒng)建模和優(yōu)化技術及長線技術理論等。采用傳統(tǒng)方法設計數(shù)字系統(tǒng)，特別是當電路系統(tǒng)非常龐大時，設計者必須具備較好的設計經(jīng)驗，而且繁雜多樣的原理圖的閱讀和修改也給設計者帶來諸多的不便。VHDL語言具有良好的可讀性，即容易被計算機接受，也容易被讀者理解。(2)使用數(shù)碼管顯示