【正文】 ，每種花型持續(xù)的時(shí)間為10秒鐘。Quartus II還支持層次化設(shè)計(jì)，可以在一個(gè)新的編輯環(huán)境中對(duì)使用不同輸入設(shè)計(jì)方式完成的模塊進(jìn)行調(diào)用，從而解決了原理圖與HDL混合輸入設(shè)計(jì)的問(wèn)題，并且在輸入之后，Quartus II的編譯器將給出設(shè)計(jì)輸入的錯(cuò)誤報(bào)告。在VHDL中，只有在進(jìn)程(PROCESS)、函數(shù)(FUNCTION)和過(guò)程(PROCEDURE)內(nèi)部的語(yǔ)句才是順序執(zhí)行的。VHDL是一種全方位的硬件描述語(yǔ)言，包括系統(tǒng)行為級(jí)。傳統(tǒng)的硬件電路設(shè)計(jì)方法是采用自下而上的設(shè)計(jì)方法，即根據(jù)系統(tǒng)對(duì)硬件的要求，詳細(xì)編制技術(shù)規(guī)格書(shū)，并畫(huà)出系統(tǒng)控制流圖；然后根據(jù)技術(shù)規(guī)格書(shū)和系統(tǒng)控制流圖，對(duì)系統(tǒng)的功能進(jìn)行細(xì)化，合理地劃分功能模塊，并畫(huà)出系統(tǒng)的功能框圖；接著就進(jìn)行各功能模塊的細(xì)化和電路設(shè)計(jì)；各功能模塊電路設(shè)計(jì)、調(diào)試完成后，將各功能模塊的硬件電路連接起來(lái)再進(jìn)行系統(tǒng)的調(diào)試，最后完成整個(gè)系統(tǒng)的硬件設(shè)計(jì)。當(dāng)今社會(huì)是數(shù)字化的社會(huì)，也是數(shù)字集成電路廣泛應(yīng)用的社會(huì)，數(shù)字本身在不斷的進(jìn)行更新?lián)QVHDL的英文全名是VHSIC（Very High Speed Integrated Circuit）Hardware Descriptiong Language, 翻譯成中文就是超高速集成電路硬件描述語(yǔ)言，誕生于1982年。EDA技術(shù)（即Electronic Design Automation技術(shù)）就是依賴(lài)強(qiáng)大的計(jì)算機(jī)，在EDA工具軟件平臺(tái)上，對(duì)以硬件描述語(yǔ)言HDL（Hardware DdscriptionLangurage）為系統(tǒng)邏輯描述手段完成的設(shè)計(jì)文件，自動(dòng)地完成邏輯編譯、化簡(jiǎn)、分割、綜合、布局布線(xiàn)以及邏輯優(yōu)化和仿真測(cè)試，直至實(shí)現(xiàn)既定的電子線(xiàn)路系統(tǒng)功能。隨著EDA技術(shù)的高速發(fā)展，電子系統(tǒng)的設(shè)計(jì)技術(shù)和工具發(fā)生了深刻的變化，大規(guī)課程設(shè)計(jì)說(shuō)明書(shū)?？删幊踢壿嬈骷﨏PLD／FPGA的出現(xiàn)，給設(shè)計(jì)人員帶來(lái)了諸多方便。VHDL的英文全名是VHSIC（Very High Speed Integrated Circuit）Hardware Descriptiong Language, 翻譯成中文就是超高速集成電路硬件描述語(yǔ)言，誕生于1982年。EDA技術(shù)使得設(shè)計(jì)者的工作僅限于利用軟件的方式，即利用硬件描述語(yǔ)言和EDA軟件便可完成對(duì)系統(tǒng)硬件功能的實(shí)現(xiàn)。begin u1: fenpin2 port map(clk=clk，clkk=h0)。clkk:out std_logic)。library ieee。architecture a of color8 is signal s:std_logic_vector(4 downto 0)。architecture behave of mux21 is begin process(a,b,s)begin if s=39。 thenend if。entity fenpin2 isport(clk:in std_logic。139。 then y波形圖： 程序: library ieee。end behav。architecture behav of fenpin2 is beginprocess(clk)variable clkk1:std_logic:=39。四、實(shí)驗(yàn)環(huán)境PC機(jī)一臺(tái)；軟件QuartusⅡ五、課程設(shè)計(jì)具體步驟及仿真結(jié)果系統(tǒng)總體設(shè)計(jì)框架結(jié)構(gòu)分頻模塊：把時(shí)鐘脈沖二分頻，得到另一個(gè)時(shí)鐘脈沖，讓這兩種時(shí)鐘脈沖來(lái)交替控制花型的速度。count_out7附錄二 編譯7附錄三 時(shí)序仿真第三篇：EDA課程設(shè)計(jì)：八路彩燈控制器EDA課程設(shè)計(jì)設(shè)計(jì)題目：基于VHDL的8路彩燈控制器設(shè)計(jì)一、課程設(shè)計(jì)的目的1．熟悉QuartusⅡ軟件的使用方法,使用VHDL 文本輸入設(shè)計(jì)法進(jìn)行任務(wù)設(shè)計(jì)。 THENtemp:=0。4進(jìn)制計(jì)數(shù)器模塊LIBRARY ieee。ELSIF(clk39。USE 。ARCHITECTURE a OF caideng ISBEGINPROCESS(input)BEGINif rst=39。END a。output : OUT std_logic)。end if。139。thenif c=7 thenc:=0。end if。139。thenif a=3 thena:=0。clk_10,clk_4,clk_6,clk_8 : OUT std_logic)。最后我們采用上面分析的結(jié)構(gòu)框圖。Inininin4：輸入信號(hào) 接分頻器的輸出。Rst:輸入信號(hào) 復(fù)位信號(hào) 用來(lái)復(fù)位32進(jìn)制使其輸出為“00000”。 方案論證這次的彩燈設(shè)計(jì)采用的是分模塊來(lái)完成的，包括分頻器、計(jì)數(shù)器、選擇器、彩燈控制器。且從圖中可以看出，從圖中可以看出當(dāng)OPT為高電平時(shí)彩燈狀態(tài)轉(zhuǎn)換慢，為低電平時(shí)轉(zhuǎn)換要快，當(dāng)復(fù)位信號(hào)有效時(shí)，所用輸出都清零。begin u1: timecontrol port map(clk=clk,clr=clr,opt=opt,clkout=clk_tmp）；例化時(shí)序控制模塊沈陽(yáng)理工大學(xué)EDA技術(shù)課程設(shè)計(jì)報(bào)告u2: showcontrol port map(clk=clk_tmp,clr=clr,led=led)。opt:in std_logic。use 。begin process(clk,clr)beginif clr=39。 then清零 clk_tmp程序如下： library ieee。時(shí)鐘信號(hào) clr: in std_logic。最后 ,當(dāng)各個(gè)模塊均完成上述操作之后 ,即可利用MAXPLUS2的原理圖輸沈陽(yáng)理工大學(xué)EDA技術(shù)課程設(shè)計(jì)報(bào)告入 ,調(diào)用各個(gè)元器件(底層文件),以原理圖的形式形成最后的十六路彩燈顯示系統(tǒng)(頂層文件),并且進(jìn)行仿真。時(shí)間選擇器實(shí)際上是兩個(gè)分頻器 ,其中一個(gè)頻率是另一個(gè)頻率的兩倍。下面就以一個(gè)十六路彩燈控制系統(tǒng)的實(shí)現(xiàn)為例進(jìn)行簡(jiǎn)單說(shuō)明。在該電路中只需簡(jiǎn)單的修改程序就可以靈活地調(diào)整彩燈圖案和變化方式。整個(gè)十六路彩燈控制系統(tǒng)設(shè)計(jì)的模塊圖如圖 1所示圖一4分層次方案設(shè)計(jì)及代碼描述本次設(shè)計(jì)分為四個(gè)子模塊 ,即十六路彩燈花樣控制器、四頻率輸出分頻器 ,四選一控制器和時(shí)間選擇器 ,其子模塊及其功能如下: 2沈陽(yáng)理工大學(xué)EDA技術(shù)課程設(shè)計(jì)報(bào)告在本次設(shè)計(jì)中 ,設(shè)計(jì)了六種花樣 ,要求這六種花樣以不同的頻率顯示 ,而只有一個(gè)輸入的時(shí)鐘信號(hào) ,所以對(duì)所輸入的時(shí)鐘信號(hào)進(jìn)行 2 分頻 ,4 分頻 ,8分頻 ,16分頻 ,得到四種頻率信號(hào) ,CLKDIV模塊用來(lái)完成此功能。P2進(jìn)程能進(jìn)行彩燈的圖案控制 ,改變 s的位數(shù)即可改變要控制圖案的數(shù)目 ,改變輸出變量 Q 的組合即可變幻彩燈圖案。entity timecontrol is定義實(shí)體 port(clk: in std_logic。039。signal state: states。沈陽(yáng)理工大學(xué)EDA技術(shù)課程設(shè)計(jì)報(bào)告程序如下：library ieee。clr: in std_logic。signal clk_tmp: std_logic。 頂層電路root系統(tǒng)的仿真圖如下：沈陽(yáng)理工大學(xué)EDA技術(shù)課程設(shè)計(jì)報(bào)告圖五功能：整個(gè)電路root系統(tǒng)是把showcontrol與timecontrol綜合成一個(gè)電路。3）擴(kuò)充其它功能。圖321 集成分頻器2)32進(jìn)制計(jì)數(shù)器模塊32進(jìn)制模塊用來(lái)控制彩燈輸出模塊，即確定彩燈控制器的不同的輸出。圖323 彩燈控制模塊 4)4選1選擇器模塊Rst:輸入信號(hào) 復(fù)位信號(hào) 使選擇器的輸出為“0”。圖 331 系統(tǒng)功能模塊這次的EDA課程設(shè)計(jì)有一周的時(shí)間，在這一周的時(shí)間里我們充分合理的安排了自己的時(shí)間來(lái)使本次的課程設(shè)計(jì)能夠順利的完成，當(dāng)然我們?cè)诒敬蔚脑O(shè)計(jì)中并不是一帆風(fēng)順的，我們遇到了一些的問(wèn)題，例如我們開(kāi)始時(shí)用的文本的方式用一個(gè)總的程序來(lái)完成，可以在設(shè)計(jì)的過(guò)程中我們發(fā)現(xiàn)程序編到后面變量越到很容易搞混淆同時(shí)各個(gè)進(jìn)程間的聯(lián)系也越來(lái)越模糊以至于后面我們自己都不知道程序的整體框圖是什么，導(dǎo)致后面不能夠繼續(xù)下去，后面我們?cè)僖淮螌?duì)我們這次的設(shè)計(jì)題目進(jìn)行了分析和整理，最后我和我的同伴決定采用分模塊的方式來(lái)完成本次的課題設(shè)計(jì)，當(dāng)然最重要的是分析各個(gè)模塊間的關(guān)系。ENTITY fenpinqi ISPORT（clk,rst : IN std_logic。139。begin if rst=39。end if。139。begin if rst=39。end if。in1,in2,in3,in4 : In std_logic。END PROCESS。END caideng。32進(jìn)制計(jì)數(shù)器模塊LIBRARY ieee。 THENtemp:=0。count_outEND a。139。END IF。（3）8路彩燈從左至右按次序依次點(diǎn)亮，全亮后逆次序依次熄滅。end fenpin2。clkkend process。039。begin process(s,clk)begin if rst=39。use 。139。end mux21。end。end。ponent fenpin2port(clk:in std_logic。end ponent。EDA技術(shù)在過(guò)去的幾十年里取得了巨大的進(jìn)步。而EDA技術(shù)就是以微電子技術(shù)為物理層面，現(xiàn)代電子設(shè)計(jì)為靈魂，計(jì)算機(jī)軟件技術(shù)為手段，最終形成集成電子系統(tǒng)或?qū)Ｓ眉呻娐稟SIC為目的的一門(mén)新興技術(shù)。當(dāng)然在一些實(shí)力較為雄厚的單位，它也被用來(lái)設(shè)計(jì)ASIC。EDA技術(shù)是以計(jì)算機(jī)為工具，根據(jù)硬件描述語(yǔ)言HDL（Hardware Description language）完成的設(shè)計(jì)文件，自動(dòng)地完成邏輯編譯、化簡(jiǎn)、分割、綜合及優(yōu)化、布局布線(xiàn)、仿真以及對(duì)于特定目標(biāo)芯片的適配編譯和編程下載等工作。第二，VHDL具有也具體硬件電路武官和與設(shè)計(jì)平臺(tái)無(wú)關(guān)的特性，并且具有良好的電 路行為描述和系統(tǒng)描述的能力，課程設(shè)計(jì)說(shuō)明書(shū)并在語(yǔ)言易讀性和層次化，結(jié)構(gòu)化設(shè)計(jì)方面，表現(xiàn)了強(qiáng)大的生命力和應(yīng)用潛力。當(dāng)然在一些實(shí)力較為雄厚的單位，它也被用來(lái)設(shè)計(jì)ASIC。設(shè)計(jì)者可以利用這種語(yǔ)言來(lái)描述自己的設(shè)計(jì)思想，然后利用電子設(shè)計(jì)自動(dòng)化工具進(jìn)行仿真，再自動(dòng)綜合到門(mén)電路，最后用PLD實(shí)現(xiàn)其功能。因此，我們通常稱(chēng)之為代碼，而不是程序。Quartus II也支持第三方的仿真工具，對(duì)第三方EDA工具的良好支持也使用戶(hù)可以在設(shè)計(jì)流程的各個(gè)階段使用熟悉的第三方EDA工具。Altera 公司的Quartus II 作為一種可編程邏輯的設(shè)計(jì)環(huán)境, 由于其強(qiáng)大的設(shè)計(jì)能力和直觀易用的接口，越來(lái)越受到數(shù)字系統(tǒng)設(shè)計(jì)者的歡迎。時(shí)序電路是根據(jù)另一時(shí)鐘脈沖信號(hào)的設(shè)置得到相應(yīng)的輸出信號(hào)，并將此信號(hào)作為發(fā)聲模塊的時(shí)鐘信號(hào)的輸入時(shí)鐘信號(hào)的周期，進(jìn)行有規(guī)律的輸出設(shè)定蜂鳴器對(duì)應(yīng)花型變化發(fā)出的各種聲音。:圖 狀態(tài)轉(zhuǎn)換圖課程設(shè)計(jì)說(shuō)明書(shū)a7:process(pr_state)begin casepr_state is when a= x x x x x x圖 花型控制電路模塊仿真顯示電路模塊顯示電路模塊的要求是使用數(shù)碼管顯示當(dāng)前的花型序號(hào)（分別為A、B、C，D，E，F(xiàn)）以及該花型的顯示時(shí)間。begin ifclker39。在實(shí)際操作中發(fā)現(xiàn)設(shè)計(jì)和課本上的知識(shí)有很大聯(lián)系，但又高于課本，一個(gè)簡(jiǎn)單的原理要把它應(yīng)用以及和其他功能綜合起來(lái)就有些困難。use 。type state is(a,b,c,d,e,f)。end if。if temp3=8 then clk3課程設(shè)計(jì)說(shuō)明書(shū)end if。而相續(xù)發(fā)展起來(lái)的的循環(huán)彩燈也成為時(shí)代前沿的時(shí)尚藝術(shù)，它以現(xiàn)代高科技為基礎(chǔ)，隨著高技術(shù)日新月異的發(fā)展，其藝術(shù)性和表現(xiàn)力都產(chǎn)生了質(zhì)的飛躍，實(shí)現(xiàn)了藝術(shù)上的創(chuàng)新與突破，不斷創(chuàng)造出令人驚嘆、叫絕的視覺(jué)藝術(shù)效果，給人們帶來(lái)了美的享受和心靈上的震撼。再由于人們對(duì)于物質(zhì)生活的要求也在逐漸提高，不光是對(duì)各種各樣的生活電器的需要，也開(kāi)始在環(huán)境的幽雅方面有了更高的要求。(3)對(duì)各組燈的控制，要求有驅(qū)動(dòng)電路。設(shè)計(jì)方案的檢查，修正，改進(jìn)，按要求打印方案。因此可以選用兩個(gè)555多諧振蕩器（，一個(gè)為5秒）用來(lái)控制跑動(dòng)的速度，再選兩個(gè)4017芯片，因?yàn)?017芯片在正常工作下，連續(xù)送入時(shí)鐘脈沖時(shí)，其十個(gè)輸出端會(huì)依次輸出高電平。電路如下圖：此部分電路主要是用一個(gè)4066BP芯片和一個(gè)74LS76N芯片來(lái)現(xiàn)實(shí)。這樣可以使4066BP用到的兩個(gè)開(kāi)關(guān)一個(gè)接通時(shí)而另一個(gè)就斷開(kāi)。而觸發(fā)器的Q非端同時(shí)了輸出一個(gè)高電平使4066的另一個(gè)開(kāi)關(guān)導(dǎo)通，這時(shí)第二部分的電路開(kāi)始運(yùn)行。對(duì)每單元電路進(jìn)行調(diào)試，在對(duì)每部分電路進(jìn)行調(diào)試時(shí)仿真狀態(tài)跟設(shè)計(jì)和預(yù)想的一樣，沒(méi)什么大問(wèn)題?？偟膩?lái)說(shuō)，本次的課程設(shè)計(jì)進(jìn)行的還算順利，不過(guò)對(duì)于結(jié)果有點(diǎn)不怎么滿(mǎn)意，就是持續(xù)亮5S的功能有點(diǎn)不完善，但總的結(jié)果還算達(dá)到了設(shè)