【正文】 ，每種花型持續(xù)的時間為10秒鐘。Quartus II還支持層次化設(shè)計，可以在一個新的編輯環(huán)境中對使用不同輸入設(shè)計方式完成的模塊進行調(diào)用，從而解決了原理圖與HDL混合輸入設(shè)計的問題，并且在輸入之后，Quartus II的編譯器將給出設(shè)計輸入的錯誤報告。在VHDL中，只有在進程(PROCESS)、函數(shù)(FUNCTION)和過程(PROCEDURE)內(nèi)部的語句才是順序執(zhí)行的。VHDL是一種全方位的硬件描述語言，包括系統(tǒng)行為級。傳統(tǒng)的硬件電路設(shè)計方法是采用自下而上的設(shè)計方法，即根據(jù)系統(tǒng)對硬件的要求，詳細編制技術(shù)規(guī)格書，并畫出系統(tǒng)控制流圖；然后根據(jù)技術(shù)規(guī)格書和系統(tǒng)控制流圖，對系統(tǒng)的功能進行細化，合理地劃分功能模塊，并畫出系統(tǒng)的功能框圖；接著就進行各功能模塊的細化和電路設(shè)計；各功能模塊電路設(shè)計、調(diào)試完成后，將各功能模塊的硬件電路連接起來再進行系統(tǒng)的調(diào)試，最后完成整個系統(tǒng)的硬件設(shè)計。當今社會是數(shù)字化的社會，也是數(shù)字集成電路廣泛應(yīng)用的社會，數(shù)字本身在不斷的進行更新?lián)QVHDL的英文全名是VHSIC（Very High Speed Integrated Circuit）Hardware Descriptiong Language, 翻譯成中文就是超高速集成電路硬件描述語言，誕生于1982年。EDA技術(shù)（即Electronic Design Automation技術(shù)）就是依賴強大的計算機，在EDA工具軟件平臺上，對以硬件描述語言HDL（Hardware DdscriptionLangurage）為系統(tǒng)邏輯描述手段完成的設(shè)計文件，自動地完成邏輯編譯、化簡、分割、綜合、布局布線以及邏輯優(yōu)化和仿真測試，直至實現(xiàn)既定的電子線路系統(tǒng)功能。隨著EDA技術(shù)的高速發(fā)展，電子系統(tǒng)的設(shè)計技術(shù)和工具發(fā)生了深刻的變化，大規(guī)課程設(shè)計說明書模可編程邏輯器件CPLD／FPGA的出現(xiàn)，給設(shè)計人員帶來了諸多方便。VHDL的英文全名是VHSIC（Very High Speed Integrated Circuit）Hardware Descriptiong Language, 翻譯成中文就是超高速集成電路硬件描述語言，誕生于1982年。EDA技術(shù)使得設(shè)計者的工作僅限于利用軟件的方式，即利用硬件描述語言和EDA軟件便可完成對系統(tǒng)硬件功能的實現(xiàn)。begin u1: fenpin2 port map(clk=clk，clkk=h0)。clkk:out std_logic)。library ieee。architecture a of color8 is signal s:std_logic_vector(4 downto 0)。architecture behave of mux21 is begin process(a,b,s)begin if s=39。 thenend if。entity fenpin2 isport(clk:in std_logic。139。 then y波形圖： 程序: library ieee。end behav。architecture behav of fenpin2 is beginprocess(clk)variable clkk1:std_logic:=39。四、實驗環(huán)境PC機一臺；軟件QuartusⅡ五、課程設(shè)計具體步驟及仿真結(jié)果系統(tǒng)總體設(shè)計框架結(jié)構(gòu)分頻模塊：把時鐘脈沖二分頻，得到另一個時鐘脈沖，讓這兩種時鐘脈沖來交替控制花型的速度。count_out7附錄二 編譯7附錄三 時序仿真第三篇：EDA課程設(shè)計：八路彩燈控制器EDA課程設(shè)計設(shè)計題目：基于VHDL的8路彩燈控制器設(shè)計一、課程設(shè)計的目的1．熟悉QuartusⅡ軟件的使用方法,使用VHDL 文本輸入設(shè)計法進行任務(wù)設(shè)計。 THENtemp:=0。4進制計數(shù)器模塊LIBRARY ieee。ELSIF(clk39。USE 。ARCHITECTURE a OF caideng ISBEGINPROCESS(input)BEGINif rst=39。END a。output : OUT std_logic)。end if。139。thenif c=7 thenc:=0。end if。139。thenif a=3 thena:=0。clk_10,clk_4,clk_6,clk_8 : OUT std_logic)。最后我們采用上面分析的結(jié)構(gòu)框圖。Inininin4：輸入信號 接分頻器的輸出。Rst:輸入信號 復(fù)位信號 用來復(fù)位32進制使其輸出為“00000”。 方案論證這次的彩燈設(shè)計采用的是分模塊來完成的，包括分頻器、計數(shù)器、選擇器、彩燈控制器。且從圖中可以看出，從圖中可以看出當OPT為高電平時彩燈狀態(tài)轉(zhuǎn)換慢，為低電平時轉(zhuǎn)換要快，當復(fù)位信號有效時，所用輸出都清零。begin u1: timecontrol port map(clk=clk,clr=clr,opt=opt,clkout=clk_tmp）；例化時序控制模塊沈陽理工大學(xué)EDA技術(shù)課程設(shè)計報告u2: showcontrol port map(clk=clk_tmp,clr=clr,led=led)。opt:in std_logic。use 。begin process(clk,clr)beginif clr=39。 then清零 clk_tmp程序如下： library ieee。時鐘信號 clr: in std_logic。最后 ,當各個模塊均完成上述操作之后 ,即可利用MAXPLUS2的原理圖輸沈陽理工大學(xué)EDA技術(shù)課程設(shè)計報告入 ,調(diào)用各個元器件(底層文件),以原理圖的形式形成最后的十六路彩燈顯示系統(tǒng)(頂層文件),并且進行仿真。時間選擇器實際上是兩個分頻器 ,其中一個頻率是另一個頻率的兩倍。下面就以一個十六路彩燈控制系統(tǒng)的實現(xiàn)為例進行簡單說明。在該電路中只需簡單的修改程序就可以靈活地調(diào)整彩燈圖案和變化方式。整個十六路彩燈控制系統(tǒng)設(shè)計的模塊圖如圖 1所示圖一4分層次方案設(shè)計及代碼描述本次設(shè)計分為四個子模塊 ,即十六路彩燈花樣控制器、四頻率輸出分頻器 ,四選一控制器和時間選擇器 ,其子模塊及其功能如下: 2沈陽理工大學(xué)EDA技術(shù)課程設(shè)計報告在本次設(shè)計中 ,設(shè)計了六種花樣 ,要求這六種花樣以不同的頻率顯示 ,而只有一個輸入的時鐘信號 ,所以對所輸入的時鐘信號進行 2 分頻 ,4 分頻 ,8分頻 ,16分頻 ,得到四種頻率信號 ,CLKDIV模塊用來完成此功能。P2進程能進行彩燈的圖案控制 ,改變 s的位數(shù)即可改變要控制圖案的數(shù)目 ,改變輸出變量 Q 的組合即可變幻彩燈圖案。entity timecontrol is定義實體 port(clk: in std_logic。039。signal state: states。沈陽理工大學(xué)EDA技術(shù)課程設(shè)計報告程序如下：library ieee。clr: in std_logic。signal clk_tmp: std_logic。 頂層電路root系統(tǒng)的仿真圖如下：沈陽理工大學(xué)EDA技術(shù)課程設(shè)計報告圖五功能：整個電路root系統(tǒng)是把showcontrol與timecontrol綜合成一個電路。3）擴充其它功能。圖321 集成分頻器2)32進制計數(shù)器模塊32進制模塊用來控制彩燈輸出模塊，即確定彩燈控制器的不同的輸出。圖323 彩燈控制模塊 4)4選1選擇器模塊Rst:輸入信號 復(fù)位信號 使選擇器的輸出為“0”。圖 331 系統(tǒng)功能模塊這次的EDA課程設(shè)計有一周的時間，在這一周的時間里我們充分合理的安排了自己的時間來使本次的課程設(shè)計能夠順利的完成，當然我們在本次的設(shè)計中并不是一帆風(fēng)順的，我們遇到了一些的問題，例如我們開始時用的文本的方式用一個總的程序來完成，可以在設(shè)計的過程中我們發(fā)現(xiàn)程序編到后面變量越到很容易搞混淆同時各個進程間的聯(lián)系也越來越模糊以至于后面我們自己都不知道程序的整體框圖是什么，導(dǎo)致后面不能夠繼續(xù)下去，后面我們再一次對我們這次的設(shè)計題目進行了分析和整理，最后我和我的同伴決定采用分模塊的方式來完成本次的課題設(shè)計，當然最重要的是分析各個模塊間的關(guān)系。ENTITY fenpinqi ISPORT（clk,rst : IN std_logic。139。begin if rst=39。end if。139。begin if rst=39。end if。in1,in2,in3,in4 : In std_logic。END PROCESS。END caideng。32進制計數(shù)器模塊LIBRARY ieee。 THENtemp:=0。count_outEND a。139。END IF。（3）8路彩燈從左至右按次序依次點亮，全亮后逆次序依次熄滅。end fenpin2。clkkend process。039。begin process(s,clk)begin if rst=39。use 。139。end mux21。end。end。ponent fenpin2port(clk:in std_logic。end ponent。EDA技術(shù)在過去的幾十年里取得了巨大的進步。而EDA技術(shù)就是以微電子技術(shù)為物理層面，現(xiàn)代電子設(shè)計為靈魂，計算機軟件技術(shù)為手段，最終形成集成電子系統(tǒng)或?qū)Ｓ眉呻娐稟SIC為目的的一門新興技術(shù)。當然在一些實力較為雄厚的單位，它也被用來設(shè)計ASIC。EDA技術(shù)是以計算機為工具，根據(jù)硬件描述語言HDL（Hardware Description language）完成的設(shè)計文件，自動地完成邏輯編譯、化簡、分割、綜合及優(yōu)化、布局布線、仿真以及對于特定目標芯片的適配編譯和編程下載等工作。第二，VHDL具有也具體硬件電路武官和與設(shè)計平臺無關(guān)的特性，并且具有良好的電 路行為描述和系統(tǒng)描述的能力，課程設(shè)計說明書并在語言易讀性和層次化，結(jié)構(gòu)化設(shè)計方面，表現(xiàn)了強大的生命力和應(yīng)用潛力。當然在一些實力較為雄厚的單位，它也被用來設(shè)計ASIC。設(shè)計者可以利用這種語言來描述自己的設(shè)計思想，然后利用電子設(shè)計自動化工具進行仿真，再自動綜合到門電路，最后用PLD實現(xiàn)其功能。因此，我們通常稱之為代碼，而不是程序。Quartus II也支持第三方的仿真工具，對第三方EDA工具的良好支持也使用戶可以在設(shè)計流程的各個階段使用熟悉的第三方EDA工具。Altera 公司的Quartus II 作為一種可編程邏輯的設(shè)計環(huán)境, 由于其強大的設(shè)計能力和直觀易用的接口，越來越受到數(shù)字系統(tǒng)設(shè)計者的歡迎。時序電路是根據(jù)另一時鐘脈沖信號的設(shè)置得到相應(yīng)的輸出信號，并將此信號作為發(fā)聲模塊的時鐘信號的輸入時鐘信號的周期，進行有規(guī)律的輸出設(shè)定蜂鳴器對應(yīng)花型變化發(fā)出的各種聲音。:圖 狀態(tài)轉(zhuǎn)換圖課程設(shè)計說明書a7:process(pr_state)begin casepr_state is when a= x x x x x x圖 花型控制電路模塊仿真顯示電路模塊顯示電路模塊的要求是使用數(shù)碼管顯示當前的花型序號（分別為A、B、C，D，E，F(xiàn)）以及該花型的顯示時間。begin ifclker39。在實際操作中發(fā)現(xiàn)設(shè)計和課本上的知識有很大聯(lián)系，但又高于課本，一個簡單的原理要把它應(yīng)用以及和其他功能綜合起來就有些困難。use 。type state is(a,b,c,d,e,f)。end if。if temp3=8 then clk3課程設(shè)計說明書end if。而相續(xù)發(fā)展起來的的循環(huán)彩燈也成為時代前沿的時尚藝術(shù)，它以現(xiàn)代高科技為基礎(chǔ)，隨著高技術(shù)日新月異的發(fā)展，其藝術(shù)性和表現(xiàn)力都產(chǎn)生了質(zhì)的飛躍，實現(xiàn)了藝術(shù)上的創(chuàng)新與突破，不斷創(chuàng)造出令人驚嘆、叫絕的視覺藝術(shù)效果，給人們帶來了美的享受和心靈上的震撼。再由于人們對于物質(zhì)生活的要求也在逐漸提高，不光是對各種各樣的生活電器的需要，也開始在環(huán)境的幽雅方面有了更高的要求。(3)對各組燈的控制，要求有驅(qū)動電路。設(shè)計方案的檢查，修正，改進，按要求打印方案。因此可以選用兩個555多諧振蕩器（，一個為5秒）用來控制跑動的速度，再選兩個4017芯片，因為4017芯片在正常工作下，連續(xù)送入時鐘脈沖時，其十個輸出端會依次輸出高電平。電路如下圖：此部分電路主要是用一個4066BP芯片和一個74LS76N芯片來現(xiàn)實。這樣可以使4066BP用到的兩個開關(guān)一個接通時而另一個就斷開。而觸發(fā)器的Q非端同時了輸出一個高電平使4066的另一個開關(guān)導(dǎo)通，這時第二部分的電路開始運行。對每單元電路進行調(diào)試，在對每部分電路進行調(diào)試時仿真狀態(tài)跟設(shè)計和預(yù)想的一樣，沒什么大問題?？偟膩碚f，本次的課程設(shè)計進行的還算順利，不過對于結(jié)果有點不怎么滿意，就是持續(xù)亮5S的功能有點不完善，但總的結(jié)果還算達到了設(shè)