【正文】 為了能很好的減小延遲，我們在設(shè)計中要。因此，我們可以利用動態(tài)掃描鍵 盤的設(shè)計來減少 控制按鈕 的占用。頻率控制字在該設(shè)計中為 14 位，如果直接下載到芯片上，要占用 14 個控制按鈕。為了減少輸出端口，節(jié)約 FPGA 的有限資源，用動態(tài)掃描輸出。其工作原理是：在設(shè)計中把延時較大的組合邏輯塊切割成多塊 延時大致相等的組合模塊（若 2 級流水線切割成 2 塊， 3 級流水線則切割成 3 塊），在其間插入觸發(fā)器或寄存器，使各級流水線在同一時鐘 clk 作用下同步工作，但各級邏輯處理不是同一信號，從而使資源被優(yōu)化利用，提高了設(shè)計速度。為了更好地解決該問題，在該設(shè)計中用了流水線的設(shè)計方法，比較有效地解決了這個問題。 設(shè)計中的幾個難點及解決辦法 本次設(shè)計中存在的一個難點就是相位累加器的設(shè)計。通常在一個周期內(nèi)， )(nD? 被認(rèn)為是在 )22,22( DD?? 內(nèi)均勻分布的噪聲，則由量化引起的信噪比為： )( ?? DSN R dB () d) DAC 轉(zhuǎn)換誤差對頻譜的影響 除了 DAC 有限分辨位數(shù)之外， DAC 的瞬間毛刺、 DAC 的非線形、數(shù)字噪聲饋通以及時鐘的泄漏等原因，都會導(dǎo)致 信號發(fā)生器 輸出頻譜的劣化，它們增加了 信號發(fā)生器的 輸 出頻譜的背景噪聲和雜散。 () 主譜與最強雜散幅度之比大于等于 6( BN? )dB，也就是說由于相位截斷引入的最強雜散對應(yīng)的由 ( BN? )決定。 結(jié)合前述的理想?yún)?shù)波形輸出 信號發(fā)生器 分析的結(jié)果可得到如下的結(jié)論：實際參數(shù)L 位相位累加器 幅度 轉(zhuǎn)換 R O M DAC A N N ?∞ D )(nD? 輸出 )(tDAC? 9 9 9 )(np?εp(n) 頻率控制字K 本 科 畢 業(yè) 設(shè) 計 第 32 頁 共 45 頁 波形輸出 信號發(fā)生器 在 )2,0( cf 內(nèi)共有 ),2(2 KGC D NN?? 根離散譜線組成，其中幅度小為 0 的譜線最多有 ( 1?? )根。 在相位舍位條件下 信號發(fā)生器 輸出幅度序列為 ])(2 22 2c os [)( nnKnS pNNr ??? ?? nKnnK NpNN 2 2s i n)(222 2c os ???? ?? () 因此，由于相位舍位引入的波形誤差序列為 nKnnS NpNe 2 2s i n)(2 2)( ???? () )(nSe 就是 信號發(fā)生器 輸出譜中出現(xiàn)雜散的根源，它是周期為入的周期序列。 實際參數(shù)波形輸出信號發(fā)生器中，是用相位累加器輸出相位序列中 )(n? 的高 A 位來尋址 ROM 而舍去低 B 位 ( NAB ?? )，就引入了相位截斷誤差。 b) 相位截斷引入的雜散 假定 DAC 具有理想的性能，并且不考慮幅度量化誤差的條件下來分析相位截斷引入的雜散。三是由于 DAC 的非理想特性， （ 階梯波 ） 在 DAC 輸出端產(chǎn)生諧波與雜散分量，這在 信號發(fā)生器 的時鐘周期接近 DAC 的建立時間時尤為嚴(yán)重，這種DAC 引入的誤差信號用 )(tACD? 表示。故相位累加器的 N 位輸出中只有 A 位去尋址只讀存儲器，這將產(chǎn)生相位截斷誤差 )(np? 。 實際參數(shù)波形輸出 信號發(fā)生器 的輸出信號頻譜分析 a) 實際參數(shù)波形輸出 信號發(fā)生器 雜散分析 信號發(fā)生器 合成的信號中除主譜外，存在大量的雜散分量，這些雜散分量主要有三個來源，一是相位截斷誤差引起的。這時很難設(shè)計出能濾除1psf的低通濾波器。當(dāng) 1?L 時輸出幅度最大的雜散頻率 ocsp fff ??1 ，其幅度為 cocsp f ffSaA ))((211 ?? ?? () 所以 信號發(fā)生器的 輸出主譜與最大雜散的幅度之比為 121)(s i n( )s i n(1????????? Kfff ffff ffAA Noccoccocospo ?? () 上式表明 :理想?yún)?shù)波形輸出 信號發(fā)生器 輸出主譜線與最大雜散譜線的幅度比參 考時鐘頻率和 信 號發(fā)生器 輸出頻率之比決定。改變頻率控制字 K ， 除了改變輸出譜線和頻率值外，同時還改變了 )(?Sa 的包絡(luò)形狀，從而使得各輸出譜線的相對幅值發(fā)生了變化。 顯然 )(tS 是連續(xù)時間的周期幅度信號，且周期為 cT? ， )(tS 在一個周期 ],0[ cT? 內(nèi)可表示如下 )(22c os)( 0 cN nTqnKtS ?? ?? ? cTt ???0 () 式中， )( Tq 表示位于時間軸 nTct? 處，寬度為 cT 的門函數(shù)，它的定義如下 ])1([)()( ccc TntUnTtUnTq ????? () 對 )(tS 進行付氏變換，可得到 信號發(fā)生器 輸出的頻譜函數(shù) ?? ?????? 0 22()e xp()()( co LffjxxSaS ?????? ),2(2 KGCD NN??本 科 畢 業(yè) 設(shè) 計 第 29 頁 共 45 頁 ?? ??????0 )22()e xp ()( co LffjyySa ???? () 式中 xxaS )sin()( ?，cocf fLfx )( ?? ? yyaS )sin()( ?，cocf fLfy )( ?? ? Nco Kff 2? 根據(jù) ()式可得出以下結(jié)論： a) 理想?yún)?shù)波形輸出 信號發(fā)生器 的輸出信號的頻譜結(jié)構(gòu)，它是以 )(?Sa 函數(shù)為包絡(luò)下的離散譜線族。 () )(nS 也是周期為件的周期序列。 () 這里， mod 表示模除運算，由模除運算的性質(zhì)可知， )(n? 是周期序列，周期為 () 這里， ),( yxGCD 表示取 yx, 的最大公約數(shù)。 c) DAC 具有無限寬的輸入數(shù)據(jù)總線，并且具有理想的 DAC 轉(zhuǎn)換特性。 本 科 畢 業(yè) 設(shè) 計 第 28 頁 共 45 頁 信號發(fā)生器 的輸出信號頻譜特性分析 理想?yún)?shù)波形輸出 信號發(fā)生器 的輸出信號頻譜分析 理想?yún)?shù)波形輸出 信號發(fā)生器 具備三個條件： a) 無相位截斷誤差。 從圖可以看出，此時輸出頻率為 768KHz。數(shù)據(jù)輸出 (DACOUT)分 別為方波、 本 科 畢 業(yè) 設(shè) 計 第 26 頁 共 45 頁 圖 鋸齒波 時序分析結(jié) 圖 正弦波時序分析結(jié)果 鋸齒波和正弦波的幅值數(shù)字量，送數(shù)模轉(zhuǎn)換器 (DAC)，即可輸出方波、鋸齒波和正弦波。 當(dāng) ZXB_B 為 1 時，表示輸 出為正弦波，設(shè)頻率控制字為 768 時，時序仿真波形如下圖 所示。 當(dāng) FB_B 為 1 時，表示輸出為方波，設(shè)頻率控制字為 768 時，時序仿真波形如圖 所示 。 本 科 畢 業(yè) 設(shè) 計 第 25 頁 共 45 頁 5 系統(tǒng)測試及結(jié)果 分析 系統(tǒng)測試 本 系統(tǒng)用 QUARTUSⅡ 軟件 來方真 。b1111110。b1)led_sig = led_value_0_sig。b1)led_sig = led_value_1_sig。b1)led_sig = led_value_2_sig。b1) led_sig = led_value_3 _sig。b0。d7)) ? 139。 assign led_sel[3] = ((led_scan_t == 439。b1 : 139。d4) || (led_scan_t == 439。b0。d3)) ? 139。 assign led_sel[1] = ((led_scan_t == 439。b1 : 139。d0) || (led_scan_t == 439。b1。d0。 else if(led_scan_t == 439。 if(reset_delay) led_scan_t = 439。 end endcase end 顯示模塊 硬件設(shè)計部分已經(jīng)指出，為減少 FPGA 的端口占用，在顯示輸出頻率時可以用動態(tài)掃描的方法實現(xiàn)。 本 科 畢 業(yè) 設(shè) 計 第 24 頁 共 45 頁 end if(M16B_Accout_msb2_ff) dac_ff[6:0]=~qwavesin_ff。 else begin phaseaddr=M16B_Accout[13:8]。 qwavesin_ff=qwavesin。b11: begin//正弦波輸出 M16B_Accout_msb1_ff=M16B_Accout[15]。 else dac_ff=data。//鋸齒波 239。b0,139。//零輸出 239。b00: dac_ff=739。h00。h00。b0。b0。b0。以下程序說明了如何用程序來實現(xiàn)一個完整的正弦波波形。方波和鋸齒波的程序?qū)崿F(xiàn)非常簡單，在這里重點說明正弦波是如何編程實現(xiàn)的。b1。//FCW_FF 為頻率控制字寄存器 else if(WS_delay) FCW_FF=FCW。實現(xiàn)的程序為： always(FCW or reset_delay or WS_delay or Cout or SC) begin if (reset_delay) FCW_FF=1439。//該語句用來延時 end endtask 相位累加器模塊 在相位累加器中，實現(xiàn)掃頻輸出是一個關(guān)鍵問題。//該任務(wù)用來對輸入信號消抖 input[15:0] times。b0。 ZXB_B_delay=ZXB_B?139。b1:139。b0。 開始 消抖 WS？ reset？ FCW_FF reset？ 相位累加器 顯示輸頻 計算輸頻 SC？ 溢出？ reset？ ZXB_B? JCB_B? FB_B? DAC+LP 輸出為 0 正弦波數(shù)字量 鋸齒波數(shù)字量 方波數(shù)字量 結(jié)束 0 1，送 FCW 0，送 0 1，送 FCW 0，送 0 1，送 FCW 1， FCW_FF 加 1 0 0 1 0 0 0 0 1 1 1 1 0 0 0 0 0 0 圖 程序流程圖 本 科 畢 業(yè) 設(shè) 計 第 22 頁 共 45 頁 FB_B_delay=FB_B?139。b1:139。b0。//任務(wù)調(diào)用 begin //經(jīng)過消抖之后的輸出 WS_delay=WS?139。為了突出消抖，在這里省略了端口定義。一種是利用軟件消抖，如上一章所述；另一種方法是設(shè)計 RS 觸發(fā)器來消抖，但它不能有效地防止干擾，所以，一般不用。在這里，主要說明如何用 Verilog來編程實現(xiàn)。 總上所述，可以得到如 圖 所示的流程圖 。經(jīng) D/A 轉(zhuǎn)換，即可得到方波；當(dāng) JCB_B 有效時，把相位累加器的低幾位送 D/A 轉(zhuǎn)換器，就可以得到鋸齒波；當(dāng) ZXB_B 有效時，以相位累加器的輸出數(shù)據(jù)為地址，對 ROM 尋址，把 ROM 輸出的數(shù)據(jù)經(jīng) D/A 轉(zhuǎn)換，就可以得到正弦波。其次，相位累加器以頻率控制字為步長，不斷累加 。如果 reset 為低電平，系統(tǒng)可以正常工作，此時，將輸入信號進行消抖，判斷 WS是否為高電平，若不是，繼續(xù)判斷；若是，則將頻率控制字 (FCW)送頻率控制字寄存器。 波形輸出 FCW reset JCB_B 頻率字寄存器 相位 累加器 波形選擇器 ROM DAC + LP 參考頻率 sysclk 波形字寄存器 輸出頻率顯示 WS FB_B ZX_B SC 消抖 本 科 畢 業(yè) 設(shè) 計 第 20 頁 共 45 頁 4 信號發(fā)生器的