第三章組合邏輯電路(參考版)
2024-08-12 12:53本頁(yè)面
【正文】 F C R F t F t 使用 此方法時(shí)要適當(dāng)選擇時(shí)間常數(shù) (?=RC)， 要求 ?足夠大，以便“削平”尖脈沖；但 又 不能太大，以免使正常的輸出發(fā)生畸變。 F 附加門 卡諾圖中增加卡諾圈以消除 相切 . 00 01 11 10 00 01 11 10 AB CD 1 1 1 1 1 1 0 1 0 0 0 1 0 0 0 0 二、增加慣性延時(shí)環(huán)節(jié) . 在電路的輸出端連接一個(gè)慣性延時(shí)環(huán)節(jié)，通常是 RC濾波器。 amp。 d g e G1 G2 G3 G4 當(dāng) B=C=1進(jìn) , 函數(shù)由 F＝ A＋ A變成了 F＝ 1 B A C amp。 B C A F amp。 險(xiǎn)象的消除 例： 用增加冗余項(xiàng)的方法消除 電路中的險(xiǎn)象。 一、用增加冗余項(xiàng)的方法消除險(xiǎn)象 在表達(dá)式中 加 上多余的 與項(xiàng) 或者 乘 上多余的 或項(xiàng) ，使原函數(shù)不可能在某種條件下 產(chǎn)生的形式，從而消除可能若再出現(xiàn) XXXX ??險(xiǎn)象。 的卡諾圖中，在電路 CABCADAF ???例：，不被同一卡諾圈所包含與相鄰最小項(xiàng) DCABDCBA因此當(dāng) B＝ D=1， C＝ 0時(shí)，電路可能由于 A的變化 而 產(chǎn)生險(xiǎn)象。 檢查 C： 11100100????ABABABABCFCFFCF????1? C發(fā)生變化時(shí)不會(huì)產(chǎn)生險(xiǎn)象 . 檢查 A： 11100100????BCBCBCBCAAFAFAFAF?????? 當(dāng) B=C=1時(shí) , A的變化可能使電路產(chǎn)生險(xiǎn)象 . 二、卡諾圖法 當(dāng)描述電路的邏輯函數(shù)為 與或 式時(shí) , 可采用卡諾圖來判斷是否存在險(xiǎn)象。 是否可能產(chǎn)生試判斷電路 ACBACAF ???例：險(xiǎn)象。因此有靜態(tài) 0型 , 靜態(tài) 1型 , 動(dòng)態(tài) 0型 , 動(dòng)態(tài) 1型。 注意 ：競(jìng)爭(zhēng)和險(xiǎn)象是對(duì)電路的，而不是針對(duì)函數(shù)的。 ? 多個(gè)信號(hào)經(jīng)不同路徑到達(dá)某一點(diǎn)有時(shí)間差，稱為 競(jìng)爭(zhēng) 。 amp。 組合電路的險(xiǎn)象 11 ???????AAFCBCAABF時(shí)，當(dāng)例如：1 amp。 D C B A 例如 ： 與非 門的時(shí)延 一般來說，時(shí)延對(duì)數(shù)字系統(tǒng)是有害的，它會(huì)降低系統(tǒng)的工作的速度，還會(huì)產(chǎn)生競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象。 Z Y amp。 amp。 B D W amp。 amp。CD Z=D 第四步： 畫出電路圖 amp。BDBC =1 =1 Ai Ci1 Bi 用半加器實(shí)現(xiàn) : 1111 ???? ???? iiiiiiiiiiiii CBACBACBACBAS11 ?? ?? iHiH CSCS ii11 )()( ?? ???? iiiiiiiiii CBABACBABA1111 ???? ???? iiiiiiiiiiiii CBACBACBACBAC)()( 111 ??? ???? iiiiiiiii CCBACBABA1??? iH CS iii HiH CCS ?? ? 1Ci1 Ai Bi Si Ci CO Σ Ci1 Si Ci CO Σ Ai Bi CO Σ ?1 iHCiHS用半加器實(shí)現(xiàn)的電路圖 : 邏輯符號(hào) : 吉林大學(xué)遠(yuǎn)程教育課件 (第十七講 ) 主講人 ： 魏 達(dá) 學(xué) 時(shí)： 48 數(shù) 字 邏 輯 例 3： 用“與非”門 設(shè)計(jì)一個(gè)將 8421BCD碼轉(zhuǎn)換成余三碼的代碼轉(zhuǎn)換電路。 amp。若采用其它門電路，可將輸出函數(shù)表達(dá)式作適當(dāng)轉(zhuǎn)換。AB ?邏輯符號(hào) : 例 2： 設(shè)計(jì)一個(gè)一位全加器 要完成一位 被加數(shù) 與 加數(shù) 及低位送來的 進(jìn)位 三者相加，產(chǎn)生 本位和 及向高位的 進(jìn)位 ，因此該電路有 3個(gè)輸入， 2個(gè)輸出。AB ? B SH A =1 1 CH ? amp。 CH amp。 1)SH=AB+AB =A?B 2)SH=AB+AB CH=AB CH=AB 1 B SH A amp。 A B SH CH 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 第二步： 寫出 最小項(xiàng)之 表達(dá)式； SH = AB +AB CH = AB 第三步： 化簡(jiǎn) : 0 0 0 1 0 1 0 1 A B CH 0 1 1 0 0 1 0 1 A B SH 由卡諾圖可知，已最簡(jiǎn)。 多輸出組合電路設(shè)計(jì) 例 1： 設(shè)計(jì)一個(gè)一位半加器 解： 第一步： 建立真值表 要完成一位“被加數(shù)”與“加數(shù)”兩者相加，要產(chǎn)生“本位和”及向高位的“進(jìn)位”，因此該電路有 2個(gè)輸入， 2個(gè)輸出。 解： 第一步 建立真值表 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1
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