[小學教育]第三章組合邏輯電路(參考版)
2025-03-25 02:37本頁面
【正文】 （ 2）組合電路的分析 根據(jù)已給定的邏輯電路，描述其邏輯功能 （ 3）組合電路的設計 根據(jù)設計要求構成功能正確，經(jīng)濟可靠的電路 （ 4）常用的中規(guī)模組合邏輯模塊 用加法器、比較器、譯碼器、編碼器、數(shù)據(jù)選擇器等設計特定電路 。 五、加法器 （二）串行進位加法器 如圖：用全加器實現(xiàn) 4位二進制數(shù)相加 低位全加器進位輸出 ?高位全加器進位輸入 注意： C1=0 五、加法器 （三）快速進位集成 4位加法器 74LS283 進位位直接由加數(shù)、被加數(shù)和最低位進位位C1形成 五、加法器 （四）集成加法器的應用 五、加法器 （四）集成加法器的應用 加法器級聯(lián)實現(xiàn)多位二進制數(shù)加法運算 例如： 8位二進制相加 實現(xiàn)余 3碼到 8421BCD碼的轉換 解： 3（ 0011）相當于 +1101 構成一位 8421BCD碼加法器 本章小結 （ 1）組合電路 任何時刻的輸出僅決定于當時的輸入，與電路原來的狀態(tài)無關。 五、加法器 （一）加法器的工作原理 半加器 不考慮來自低位的進位的兩個 1位二進制數(shù)相加稱為半加器。 四、數(shù)值比較器 （三）數(shù)值比較器的位數(shù)擴展 串聯(lián)擴展方式 四、數(shù)值比較器 并聯(lián)擴展方式 由于串聯(lián)擴展方式中比較結果是逐級進位的，級聯(lián)芯片數(shù)越多，傳遞時間越長，工作速度越慢。 A1 A0 與 B1B 0 FAB=(A1 B1 )+(A1 =B1 )(A0 B0 ) FAB=(A1 B1 )+(A1 =B1 )(A0 B0 ) FA=B=(A1 =B1)(A0 =B0 ) 四、數(shù)值比較器 （二）集成數(shù)值比較器 4位數(shù)值比較器 74LS85 ? A3A2A1A0 B3B2B1B0， FAB=1,FAB=FA=B=0 ? AB, FAB=0,FAB=1， FA=B=0 ? A=B, 要考慮 IAB 、 IA=B 、 IAB 低位數(shù)的比較結果 四、數(shù)值比較器 IAB 、 IA=B 、 IAB 低位數(shù)的比較結果 ? 單片工作時， IAB =IAB =0 ， IA=B =1。 ? 多輸入 ?（選擇）一輸出 （一）分類： 2選 4選 8選 16選 1 三、數(shù)據(jù)選擇器 4選 1數(shù)據(jù)選擇器 ? 地址輸入端 BA ? 輸入使能端 G，低電平有效 ? D0~D3數(shù)據(jù) ? 輸出 Y，表達式 ? 地址輸入端為 n，可選擇 2n 個數(shù)據(jù) 三、數(shù)據(jù)選擇器 8選 1數(shù)據(jù)選擇器 74LS151 ? 輸入使能端 G，低電平有效 ? 地址輸入端 CBA，選擇數(shù)據(jù) D0~D7 ? 互補輸出端 Y和 W（ /Y）。（ RBO=0） ? BI/RBO為低電平時，熄滅。 二、譯碼器 二、譯碼器 ? 使能端的作用：邏輯功能擴展 ? 例：用 3線 8線譯碼器構成 4線 16線譯碼器 二、譯碼器 ? 譯碼器的應用：實現(xiàn)組合邏輯電路 例：試用 74138和與非門構成一位全加器 解：全加器的最小項表達式應為 Si=∑m（ 1,2,4,7） Ci+1=∑m（ 3,5,6,7） 二、譯碼器
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