【正文】 V S P 5 0 1 0參數配置T C D。下面分別介紹 CCD 驅動、VSP5010 配置、雙口 RAM 緩沖器以及采控主模塊的程序設計。西南科技大學本科生畢業(yè)論文29第 4 章 FPGA 設計 FPGA 設計方案采集裝置的順利工作，除了需要有硬件平臺外，還需要有軟件來支持。（2）用示波器測試 74LVC16245 的輸出，得到了穩(wěn)定的方波，頻率與q[11]～q[16]相符。按下KEY KEY2 后，LEDLED2 亮。最后為了測試 74LVC16245，試將計數器的 q[11]～q[16]作為 CCD 驅動信號送到 74LVC16245 的輸入端。對 LED3 通過一個與門處理，使其在按鍵 KEY3 長按時會一直亮，否則就不斷閃爍。圖 316 測試方案原理圖首先通過 altpll0 模塊對 50MHz 的時鐘進行 2 倍頻，如果倍頻成功，就說明FPGA 的 PLL 工作正常。要測試系統(tǒng)電路板的工作狀態(tài)，只需要對主芯片 FPGA 進行配置，再通過它對按鍵、LED指示燈、74LVC16245 進行測試。全部焊接完成后的系統(tǒng)板如西南科技大學本科生畢業(yè)論文27圖 314 和圖 315 所示。最好是第一次就焊好，因為第一次是最好焊的，出問題的幾率也最小。其次焊接的是 EP1CVSP5074LVC16245，及其去耦電容，上拉電阻等。首先焊接的是電源模塊和晶振模塊，焊好后通過 5V 供電，得到了穩(wěn)定的 和 電壓輸出，說明電源設計符合要求。圖 313 為最終版的未覆銅的 PCB 效果圖。最后再次對布線進行優(yōu)化，補淚滴，并雙面對地覆銅。21122 112121212121212212121 2121 21 212121212121212134214 3214 3212348765 18327987675473621605998976 10912134156178192022132415261728193013213415361738194014213480148568789091293495 10102130415061708721706986765438576545325104984764543241039837365343231029827625423212022817615413210987654321122 12 121212121212121212 12181 23 45 679 1081 23 45 679 102 121212121202218174321 56 78 910 112 1314 1516 12 34 56 78 91012 34 56 78 9101 2 323202217614312986532144825746434103873653230292765494815107 218121 21 21 21 2121212 12 12 12 1212121212121212122121 1221122112圖 312 布線效果圖修改后的 PCB 已滿足設計要求，但在老師指導下再次對電路進行了優(yōu)化。由于芯片的尺寸較小，0805的電容不好放置，所以更改電容的封裝為 0603，這樣布局更加方便合理。后來老師指出去耦電容應該放在 FPGA 的供電電源引腳和地之間，并該就近安放。還遇到的問題就是如何放置芯片去耦電容。檢查后發(fā)現是 FPGA 芯片引腳間距小于布線規(guī)則里設定的 10mil 安全間距，改為 7mil就解決了。圖 311 PCB 初步布局效果圖經過分塊布局后，設計的各個部分在 PCB 上體現出來，這樣在布線的時候思路清晰，知道怎么走線最好。經過老師指導，布局時應該分塊布局，于是把板子分為電源、配置接口、CCD 接口、VSP50擴展接口及按鍵等幾個部分。本設計采用雙面板，頂層主要放置核心器件，如FPGA，VSP5010 等，底層主要放置一些去耦電容，電阻。本設計的原則是盡量縮小電路板的面積，節(jié)約成本，而將信號完整性分析放在次要位置。 PCB 具體設計西南科技大學本科生畢業(yè)論文24完成了系統(tǒng)所有的分塊硬件電路設計之后，最終要實現驅動和采樣的一體化設計，這就要求各個模塊電路必須集中到一塊電路板，所以我的 PCB 板設計要包括：FPGA 最小系統(tǒng)、CCD 驅動電路模塊、VSP5010 電路模塊。在電路設計中，信號完整性問題是一個復雜的問題，往往有許多難以預料的因素會影響整個系統(tǒng)的性能。電磁干擾將導致過量電磁輻射，表現為當數字系統(tǒng)加電運行時，某個傳輸線得到類似天線的特性，對周圍環(huán)境輻射電磁波，從而干擾周圍電子設備的正常工作。由于地彈與引線電感、負載電容成正比，所以應盡量減小分布電感量，采用輸入電容小的器件以避免讓某個邏輯門驅動太多的負載。芯片內部參考地與系統(tǒng)地之間存在引線電感，芯片輸出管腳與系統(tǒng)地之間存在負載電容，隨著數字設備速度逐漸變快，它們的輸出開關時間越來越少。振鈴主要是由傳輸線上過度的寄生電感和電容引起接收端與源端阻抗失配造成的。盡管大多數元件在接收端都有輸入二極管對其進行保護，但有時過沖和下沖電平會在瞬間遠遠超過元件可承受的電壓范圍，從而損壞元器件。下沖是指下一個谷值或峰值，過分的下沖可能會引起錯誤的數據操作。此外，為了減輕反射，還可以選擇降低系統(tǒng)頻率以便在下一個信號加載到傳輸線上之前達到反射穩(wěn)態(tài)，但對于高速系統(tǒng)來說，在總線頻率達到一定閡值之后，反射在一個周期內無法達到穩(wěn)態(tài)，所以這種方法在高速系統(tǒng)中不太實際。常用的布線拓撲方法有樹狀法、菊鏈法、星狀法和回路法。反射是源端與負載端阻抗不匹配導致的，負載會將一部分電壓反射回源端?？梢圆捎孟冗M的 EDA 工具進行仿真來解決信號的反射、串擾問題。差的信號完整性不是由某個單一因素引起的，而是由電路設計中多種因素共同導致的，因此，信號完整性分析就成了進行 PCB 板級和系統(tǒng)級設計、分析的基礎。信號完整性問題主要包括反射、振鈴、信號過沖以及信號之間的串擾等。阻焊膜則正好相反，為了阻止電路板上非焊盤處的銅箔粘錫，焊盤以外的各部分都要涂敷阻焊膜。此外，膜(Mask) 在 PCB 制作過程中也是必不可少的，根據其所起的作用，可分為助焊膜和阻焊膜。一般情況下，設計電路時盡量少用過孔，一旦選用就務必處理好它與周邊各實體的間隙。從俯視角度觀察過孔，包含兩個尺寸，即通孔直徑和過孔直徑。為連通 PCB 板各層之間的電路，在需要連通的導線交匯處鉆上一個公共孔，這就是過孔。當遇到需要在元器件引腳之間進行布線的情況時，將焊盤設計成橢圓形或扁圓形往往事半功倍。選擇元器件的焊盤類型要綜合考慮該元器件的外觀、布置形式以及受熱情況、受力方向等因素。焊盤的作用是連接元器件引腳和導線。元器件封裝的命名標準一般為元器件類型加上焊盤距離或者焊盤數，通?？梢愿鶕骷庋b編號來判斷元器件的相關參數。元器件封裝包括電子元器件的外形尺寸以及焊盤的位置，這是元器件被焊接到電路板上時的重要參考。隨著電子技術的高速發(fā)展，電路設計越來越繁瑣，電路板也隨之越來越復雜，多層電路板得到了越來越多的應用。在雙面板上進行設計相對比較容易，而且成本較低，因此用雙面板制作電路是比較理想的選擇。雙面板包括頂層和底層，均有敷銅，都可以進行布線。單面板一面有敷銅，另一面沒有敷銅，用戶只可在有敷銅的一面放置元器件和進行布線。采用 1M 容量的 EPCS1串行 FPGA 配置芯片，完全滿足設計要求。西南科技大學本科生畢業(yè)論文21R10K2VIO3456789JASMPT DE_CLNFnGUB圖 310 FPGA 配置電路本系統(tǒng)采用 AS+JTAG 方式。JTAG 方式：JTAG 方式是所有配置方式中優(yōu)先級最高的，它利用 中定義的 JTAG 標準接口進行配置。EPCS 系列配置器件專供 AS 模式，如 EPCS1，EPCS4 。 JTAG 口及 AS 模式接口FPGA 的配置模式 FPGA 的配置方式多種多樣，各個廠商之間很少有通用的配置標準，隨著新器件的推出，配置方式也不斷更新。EP1C3TQ144C8 除表 33 所示的特點外，其它特性如下：內核工作電壓為 ；片上的鎖相環(huán)電路可以提供輸入時鐘的 1～32 分頻或倍頻、156～417ps 移相或可變占空比的時鐘輸出，輸出時鐘信號的特性可直接在開發(fā)軟件里設定。 Cyclone FPGA 綜合考慮了邏輯、存儲器、PLL 和高級 I/O 接口，是價格敏感應用的最佳選擇。這些業(yè)界最高效架構特性的組合使得 FPGA 系列成為ASIC 最靈活和最合算的替代方案。Cyclone 器件具有雙數據速率 (DDR)SDRAM 和 FCRAM接口的專用電路。Cyclone FPGA 支持各種單端 I/O 標準如 LVTTL、LVCMOS、PCI 和 SSTL2/3，通過 LVDS 和 RSDS 標準提供多達 129 個通道的差分 I/O 支持。Cyclone 器件具有為大批量價格敏感應用優(yōu)化的功能集，這些應用市場包括消費類、工業(yè)類、汽車業(yè)、計算機和通信類。VSP5010 的硬件電路設計如下圖 39 所示。A/D 轉換器 VSP5010 內部含有一個高速、低功耗的 A/D 轉換器。它的工作原理是：首先，通過對相應寄存器配置，獲得需要的箝位電平，可調范圍為 0～510 LSB；然后，在信號的消隱期，ADC 的輸出電壓與用戶通過寄存器配置的黑電平向比較；最后，比較后的信號通過濾波降低噪聲，將修正的信號通過 DAC 重新輸入 ADC。VSP5010 的配置由 FPGA負責完成。與其它模擬前端芯片的結構不同，VSP5010 在 CCD 信號進入芯片后就去除了這個偏移電平，這樣做有兩個好處：其一是減小對芯片采集通道中的黑電平箝位模塊的影響，其二是確保 DPGA 有更大的電壓放大的空間。輸入箝位 輸入箝位的目的是去除 CCD 的黑電平偏移。由于 CCD 每個像元的輸出信號中既包含有光敏信號，也包含有復位脈沖電壓信號，若在光電信號的積分開始時刻和積分結束時刻，分別對輸出信號采樣（在一個信號輸出周期內，產生兩個采樣脈沖，分別采樣輸出信號的兩個電平，即一次是對復位電平進行采樣，另一次是對信號電平進行采樣） ，并且使得兩次采樣時間之間的間隔遠小于時間常數 RC（R 為復位管的導通電阻） ，這樣兩次采樣的噪聲電壓相差無幾，兩次采樣的時間又是相關的。在實際電路設計中，將 CCD 輸出信號經過一個 的耦合電容連接到 VSP5010 的 CCD 信號輸入引腳，在耦合電容端產生一個理想的直流偏置電壓，可以將 CCD 信號的直流電平箝位在 左右。因此，CCD 的輸出信號往往不能直接加到后續(xù)放大器的輸入端。西南科技大學本科生畢業(yè)論文16圖 38 VSP5010 的內部結構圖直流重建 直流重建的目的是實現直流電平箝位。主要包含直流重建、相關雙采樣、輸入箝位、可編程增益放大器（DPGA） 、黑電平箝位、A/D 轉換器等模塊。VSP5010 的引腳圖如圖 37 所示。VSP5010 可以工作在三種模式下，對 CCD 信號、模擬視頻信號和普通的交西南科技大學本科生畢業(yè)論文15流信號進行 A/D 轉。VSP5010 是一款面向 CCD 的完善的低功耗雙通道模擬信號處理器。這樣的方案由于采用了單芯片設計方案，系統(tǒng)將具有更好的可靠性、穩(wěn)定性。一個完整的 AFE 處理器包括輸入箝位，相關雙采樣，程控增益放大，模數轉換等功能。AFE 的作用就是將 CCD 輸出的模擬圖像信號箝位和放大到 A/D 轉換器所需要的電平。1DIRB23GN456VC7890OEALSPHveadr X_圖 36 CCD 驅動電路硬件設計 AFE 電路設計 AFE 功能分析AFE（Analog Front End） ，又稱模擬前端處理。由于 74LVC16245 可以同時驅動兩片 TCD1501D，所以這里設計了兩個接口 P1 和P2。圖 36 所示為系統(tǒng)的 CCD 驅動電路硬件原理圖。其工作方式如表 所示。系統(tǒng)中使用 74LVC16245 實現電平標準轉換的功能，它是16 位高速 CMOS 雙向線驅動器，采用單電源供電方式，可以增強電流驅動能力，工作頻率可達 40MHZ。光譜響應范圍從 400nm 到 1100nm，峰值對應的波長為 550nm。當掃描一張 A3 的圖紙時可達到 16 線/mm 的精度，該器件工作在5V 驅動脈沖，12V 的電源條件下。 表 31 TCD1501D 引腳說明 圖 33 TCD1501D 管腳圖 圖 34 所示為 TCD1501D 原理結構圖，由圖可知， TCD1501D 由光敏區(qū)、轉移柵、模擬移位寄存器及信號輸出單元組成。TCD1501D 芯片基本結構系統(tǒng)選用了日本東芝公司生產的 TCD1501D 線陣 CCD 圖像傳感器，它是一款西南科技大學本科生畢業(yè)論文12高速、低暗電流的 5000 像元線陣 CCD 器件。為了保證CCD 圖像傳感器正確穩(wěn)定的工作并充分發(fā)揮它的光電轉換功能，必須設計出能夠產生符合 CCD 器件工作所需