【正文】 4LVC16245 工作模式為 B 端輸入， A 端輸出。該電路提供了 TCD1501D 正常工作所需的全部驅(qū)動(dòng)信號(hào)以及 12V 的電源接口。圖中 CCDOD 和 CCDEV 為線陣 CCD 的采集到的圖像信號(hào)接收端，最終接到西南科技大學(xué)本科生畢業(yè)論文14VSP5010 的 34 腳和 47 腳上。CCD 圖像傳感器輸出的模擬圖像信號(hào)需要經(jīng)過信號(hào)調(diào)理和 A/D 轉(zhuǎn)換，使之成為數(shù)字信號(hào)形式，這樣才能傳給后端處理器。模擬前端系統(tǒng)的工作將直接影響各類應(yīng)用采集系統(tǒng)的動(dòng)態(tài)范圍、分辨率、信噪比、線性度、速度等重要參數(shù)，它是提高系統(tǒng)采樣范圍及其采樣位數(shù)的基礎(chǔ)之一。 VSP5010 簡(jiǎn)介本設(shè)計(jì)摒棄了以分離采樣保持器結(jié)合運(yùn)放的方案，而采用眾多數(shù)碼相機(jī)的方案，用一塊專用的 AFE 芯片來完成信號(hào)放大、增益調(diào)節(jié)、相關(guān)雙采樣、及模數(shù)轉(zhuǎn)換。本設(shè)計(jì)中采用 TI 的 VSP5010 前端信號(hào)處理芯片。它內(nèi)含最高 31MSPS 的相關(guān)雙采樣（CDS）電路、可編程增益放大器（DPGA） 、14 位精度的最高采樣率為 31MSPS 的 A/D 轉(zhuǎn)換器。VSP5010 以其高精度、高速度的模數(shù)轉(zhuǎn)換能力，以及它所具有的完善的性能結(jié)構(gòu)，廣泛的應(yīng)用在工業(yè)控制、醫(yī)療儀器、科學(xué)研究等領(lǐng)域的高精度圖像采集系統(tǒng)等。圖 37 VSP5010 引腳圖VSP5010 的內(nèi)部結(jié)構(gòu)圖如圖 38 所示。下面將分別介紹，闡述 VSP5010 的工作原理。由于 CCD 的輸出信號(hào)因?yàn)榘艘粋€(gè)較大的直流成分，這個(gè)直流量很容易造成放大器的飽和或者引起共模效應(yīng)。直流重建電路的功能是從信號(hào)中恢復(fù)出優(yōu)化的信號(hào)直流分量，即將疊加在 CCD 像素上的直流電平恢復(fù)到一個(gè)希望的值。相關(guān)雙采樣（CDS） 相關(guān)雙采樣（CDS）是根據(jù) CCD 輸出信號(hào)和噪聲信號(hào)的特點(diǎn)而設(shè)計(jì)，它能消除復(fù)位噪聲的干擾，對(duì) 1/f 噪聲和低頻噪聲也有抑制作用，可以顯著改善信噪比，提高信號(hào)檢測(cè)精度。若將兩次采樣值相減，就基本消除了復(fù)位噪聲的干擾，得到信號(hào)電平的實(shí)際有效幅值。一些 CCD 信號(hào)有很大的黑電平偏移電壓，如果不及時(shí)將這個(gè)偏移量去除，將會(huì)對(duì)芯片內(nèi)部 DPGA 電路的可用放大空間有很大的影響?？删幊淘鲆娣糯笃鳎―PGA） VSP5010 提供了一個(gè)分辨率為 10 位、增益范圍為 0dB～24dB 的DPGA，DPGA 的增益系數(shù)由 SPI 串行總線對(duì)相應(yīng)寄存器的進(jìn)行配置，具體的DPGA 增益值公式為： Code Range Gain Equation(dB) 西南科技大學(xué)本科生畢業(yè)論文17128～1024 Gain(dB)=20log (Code－128)/64 ()式（）中的 Code 為相應(yīng)寄存器的 10bit 數(shù)據(jù)值。黑電平箝位 黑電平箝位環(huán)路模塊用來移除采樣通道中剩余的偏移電壓，同時(shí)能夠跟隨 CCD 黑電平信號(hào)的低頻變化。通常，黑電平箝位環(huán)路應(yīng)在每個(gè)行周期變化一次，但實(shí)際上這個(gè)環(huán)路可以變化得更慢以適應(yīng)特殊得需要。它的高性能體現(xiàn)在：精度為 14 位；采樣率為 30MHz；差分非線性好于 LSB；（～）V 的輸入幅值范圍；更好的抗噪能力。B1234CLPO7SYK8HD9GNAIWRT_MEF/U西南科技大學(xué)本科生畢業(yè)論文18圖 39 VSP5010 硬件電路設(shè)計(jì)西南科技大學(xué)本科生畢業(yè)論文19 FPGA 硬件電路設(shè)計(jì) Cyclone 系列 FPGA 簡(jiǎn)介Altera 公司 Cyclone 系列 FPGA 是目前市場(chǎng)上性價(jià)比最優(yōu)且價(jià)格最低的FPGA。器件基于成本優(yōu)化的全銅 工藝，容量從 2910 至 20220 個(gè)邏輯單元不等，具有多達(dá) 294912bit 嵌入 RAM，該系列各型號(hào)資源詳細(xì)信息見表 33。每個(gè) LVDS 通道數(shù)據(jù)傳輸速率高達(dá) 640Mbps。Cyclone FPGA 中有兩個(gè) PLL 提供六個(gè)輸出和層次時(shí)鐘結(jié)構(gòu)，以及復(fù)雜設(shè)計(jì)的時(shí)鐘管理電路。表 33 Cyclone FPGA 系列產(chǎn)品性能特性 EP1C3 EP1C4 EP1C6 EP1C12 EP1C20邏輯單元(LE) 2910 4000 5980 12060 20220M4K RAM 塊(4kbit+奇偶校驗(yàn))13 17 20 52 64RAM 總量 59904 78336 92160 239616 294912PLLs 1 2 2 2 2最大用戶 I/O 數(shù) 104 301 185 249 301差分通道 34 129 72 103 129Cyclone 器件的性能足以和業(yè)界最快的 FPGA 進(jìn)行競(jìng)爭(zhēng)。結(jié)合本系統(tǒng)的需要，設(shè)計(jì)中采用了該系列的 EP1C3 器件 EP1CTQ144C8。經(jīng)過鎖相環(huán)輸出的時(shí)鐘信號(hào)既可以作為內(nèi)部的全局時(shí)鐘，也可以輸出到片外供其它電路西南科技大學(xué)本科生畢業(yè)論文20使用；多功能的 I/O 結(jié)構(gòu)支持差分和單端輸入，并與 、32 位、66MHz 的 PCI局部總線兼容，輸出可以根據(jù)需要調(diào)整驅(qū)動(dòng)能力，并具有三態(tài)緩沖、總線狀態(tài)保持等功能；整個(gè)器件的 I/O 引腳分為四個(gè)區(qū)，每一個(gè)區(qū)可以獨(dú)立采用不同的輸入電壓，并可提供不同電壓等級(jí)的輸出。目前 Altera 公司所提供的FPGA 配置方式主要有兩種：AS(Active Serial，主動(dòng)方式)：FPGA 處于主動(dòng)地位，由 FPGA 控制配置過程，負(fù)責(zé)輸出控制和同步信號(hào)給外部配置芯片，接受配置數(shù)據(jù)以完成配置。AS 配置模式電路如圖 310 所示，配置數(shù)據(jù)通過 DATA0 引腳送入 FPGA，配置數(shù)據(jù)被同步在 DCLK 輸入上，1 個(gè)時(shí)鐘周期傳送 1 位數(shù)據(jù)。通過下載電纜由 Quartus II 軟件進(jìn)行配置，也可以采用其他的智能主機(jī)來模擬 JTAG 時(shí)序，JTAG 口電路如圖 310 所示。這樣可以用 JTAG 方式下載程序調(diào)試，而最后程序調(diào)試無誤后，再用 AS 模式把程序固化到配置芯片里去。 PCB 板的設(shè)計(jì) PCB 設(shè)計(jì)常識(shí)一般來說，印制電路板包括單面板、雙面板和多層板。單面板成本低、無需打過孔，但是由于只能在敷銅面上進(jìn)行布線，因此限制了它的應(yīng)用，僅在進(jìn)行一些比較簡(jiǎn)單的設(shè)計(jì)才使用單面板。頂層主要放置元器件，而底層用來布線。多層板包含多個(gè)工作層，除了頂層、底層，還包括中間層、內(nèi)部電源層和地層等。要進(jìn)行電路板設(shè)計(jì)，首先得制作電子元器件的封裝。元器西南科技大學(xué)本科生畢業(yè)論文22件的封裝可以分為針腳式和貼片式。如 表示此元器件為軸狀封裝，兩焊盤間的距離為 400mil；DIP16 表示該元器件為雙列直插式，引腳數(shù)為 16 個(gè)；QFP64 表示該器件為四周扁平貼片式，引腳數(shù)為64 個(gè)。焊盤是 PCB 設(shè)計(jì)中最重要的概念之一，也是我們最常接觸的。例如，對(duì)發(fā)熱量較大且受力的焊盤，可將其設(shè)計(jì)成“淚滴狀” 。自行設(shè)計(jì)的元器件焊盤孔的大小要參照元器件引腳粗細(xì)進(jìn)行確定，基本原則是焊盤孔的尺寸較元器件引腳直徑大 左右。過孔一般分為三種，即從頂層貫通到底層的穿透式過孔、從頂層通到內(nèi)層或從內(nèi)層通到底層的盲過孔以及內(nèi)層間的隱藏過孔。通孔和過孔間的孔壁，采用與導(dǎo)線相同的材料構(gòu)成，連接位于不同板層的電路。此外，所承擔(dān)的載流量越大，過孔尺寸就越大，如電源層或地層與其他層連接時(shí)所用的過孔就要大一些。助焊膜涂于焊盤上，可提高焊接性能，通常在電路板上觀察到的比焊盤略大的淺色圓圈就是助焊膜。在繪制 PCB 電路板的過程中需要考慮許多方面的問題，信號(hào)完整性問題更是重中之重。良好的信號(hào)質(zhì)量是提供穩(wěn)定時(shí)序的基礎(chǔ)，信號(hào)完整性問題導(dǎo)致的信號(hào)質(zhì)量變差很可能帶來時(shí)序的偏移和紊亂，從而導(dǎo)致系統(tǒng)不能正常工作。信號(hào)完整性問題一般是由電路板設(shè)計(jì)中的走線、PCB 板材和阻抗匹配等導(dǎo)致的。通過選擇正確的西南科技大學(xué)本科生畢業(yè)論文23布線策略和終端匹配方式，可以得到理想的信號(hào)波形。在PCB 布線過程中，可以預(yù)先選擇合適的拓?fù)浣Y(jié)構(gòu)來改善反射現(xiàn)象，這種方法通常不需要增加額外的電子器件。相比較而言，菊鏈法是比較好的布線法，適合于地址或者數(shù)據(jù)總線以及并聯(lián)終端的布線，基本上沒有分支旁路。過沖是首個(gè)信號(hào)峰值或谷值超過設(shè)定電壓值，較強(qiáng)的過沖會(huì)導(dǎo)致保護(hù)二級(jí)管過早失效。過沖與下沖是由走線過長(zhǎng)和信號(hào)變化太快兩方面原因?qū)е碌摹Ｕ疋彵憩F(xiàn)為信號(hào)反復(fù)出現(xiàn)過沖和下沖，在邏輯電平的門限上下抖動(dòng)，震蕩成欠阻尼狀態(tài)。同反射一樣，可通過適當(dāng)?shù)亩私舆M(jìn)行抑制。如果地線通過電流的能力不夠，那么當(dāng)大量的開關(guān)電路同時(shí)由邏輯高變?yōu)檫壿嫷蜁r(shí)，就會(huì)導(dǎo)致芯片內(nèi)部參考地的電壓漂移，即地彈。另外，采用上升沿變化緩慢的器件也可以在一定程度上減小地彈的影響。它產(chǎn)生的主要原因是電路工作頻率太高以及布局布線不合理。因此信號(hào)完整性分析在高速電路設(shè)計(jì)中的作用舉足輕重，只有解決好高速設(shè)計(jì)中的信號(hào)完整性問題，高速系統(tǒng)才能準(zhǔn)確、穩(wěn)定地工作。設(shè)計(jì)使用的是 Protel DXP 2022 軟件。本系統(tǒng)所需要的電壓源共 3 個(gè)：12V，為 CCD 正常工作器件供壓；和 ，為 FPGA 和 AFE 供壓。由于平時(shí)沒有畫過 PCB，沒有設(shè)計(jì)經(jīng)驗(yàn)，所以在設(shè)計(jì) PCB 的過程中遇到了許多問題，首先遇到的是布局問題，看到由原理圖導(dǎo)入 PCB 文件后的一大堆元件，不知道該怎么排列好，就按照橫豎排列整齊的方法排列，結(jié)果布線的時(shí)候發(fā)現(xiàn)問題很嚴(yán)重，許多線布不通。圖 311 所示為初步布局后的 PCB 效果圖。西南科技大學(xué)本科生畢業(yè)論文25在布線過程時(shí)，出現(xiàn)不能自動(dòng)布線的問題，而且 FPGA 芯片的引腳全部變綠。經(jīng)過幾次調(diào)整，自動(dòng)布線全部不通了，但是發(fā)現(xiàn)許多線布得不合理，而且過孔太多，電源的走線也太細(xì)，加工難度太大，不符合設(shè)計(jì)要求，所以決定手動(dòng)布線。開始時(shí)只是將所有電容并聯(lián)在一起，沒有認(rèn)識(shí)到去耦電容的作用。最好的方法就是把去耦電容放在芯片的背面，接地端一致朝里，接電源端通過過孔和芯片對(duì)應(yīng)供電腳相連。圖 312 為調(diào)整后布線效果圖。為了充分利用 FPGA 豐富的 I/O 管腳資源，方便電路擴(kuò)展，增加 I/O 接口 J4 到 30 腳，同西南科技大學(xué)本科生畢業(yè)論文26時(shí)增加了按鍵數(shù)目。至此完成了全部 PCB 板的設(shè)計(jì)。0123121212 12212112121212 12 1212121212121212 1221212112211 210 98 76 54 32 11 23 45 67 89 101 21 21234567891011213141516171819202122324252627282930211 221122112 122121 2121 2121212121212121212121212121213 2 110987654321109876543211 21 21 21 21212112112211212 1212345678910123145167189202232452672893013234536378394014234546748950152354567586346567869701721087106510431021095493291089876854810143142140391837163514312310291827162514231210918716514312109697899601273475678792831567843212341234132412121212256278293013234536738940142345467482432120228176154132109876543211 21 2圖 313 最終版 PCB 效果圖 系統(tǒng)硬件的焊接和測(cè)試經(jīng)過兩周時(shí)間，拿到制作好的 PCB 板，接著就是元器件的焊接和 PCB 電路測(cè)試。用示波器測(cè)量晶振輸出引腳，得到了穩(wěn)定的 50MHz 時(shí)鐘信號(hào)，說明晶振也工作正常。這幾塊芯片引腳較多，焊接的時(shí)候必須非常仔細(xì)，不要出現(xiàn)虛焊、短路等問題。最后要焊上按鍵、I/O 接口、配置接口以及 LED。圖 314 系統(tǒng)板正面圖西南科技大學(xué)本科生畢業(yè)論文28圖 315 系統(tǒng)板反面圖系統(tǒng)電路板是否設(shè)計(jì)成功，關(guān)鍵要看硬件電路板的各個(gè)部分工作狀況。測(cè)試方案如圖 316 所示。倍頻后的時(shí)鐘再通過兩個(gè) 24 位的計(jì)數(shù)器 lpm counter0 分頻，驅(qū)動(dòng)電路板上的 LED3 和 LED4，使其不斷閃爍。 其次設(shè)計(jì)了按鍵 KEY1 和 KEY2 分別控制 LED1 和 LED2 的亮滅。仿真正確并綜合后 JTAG 口將程序成功下載到系統(tǒng)板后，出現(xiàn)的現(xiàn)象及結(jié)論：（1）LED LED4 不停閃爍，按下 KEY3 后，LED3 長(zhǎng)亮。以上現(xiàn)象說明 FPGA 芯片已成功配置并工作正常，按鍵和 LED 模塊工作正常。以上現(xiàn)象說明 74LVC16245 工作正常。在本課題中，數(shù)據(jù)傳輸都是圍繞 FPGA 來實(shí)現(xiàn)的，所以 FPGA 軟件的設(shè)計(jì)是整個(gè)采集系統(tǒng)的靈魂。圖 所示為 FPGA 設(shè)計(jì)