【正文】 用示波器測試 74LVC16245 的輸出，得到了穩(wěn)定的方波，頻率與q[11]～q[16]相符。V S P 5 0 1 0參數(shù)配置T C D。按下KEY KEY2 后，LEDLED2 亮。要測試系統(tǒng)電路板的工作狀態(tài)，只需要對主芯片 FPGA 進行配置，再通過它對按鍵、LED指示燈、74LVC16245 進行測試。首先焊接的是電源模塊和晶振模塊，焊好后通過 5V 供電，得到了穩(wěn)定的 和 電壓輸出，說明電源設(shè)計符合要求。由于芯片的尺寸較小，0805的電容不好放置，所以更改電容的封裝為 0603，這樣布局更加方便合理。圖 311 PCB 初步布局效果圖經(jīng)過分塊布局后，設(shè)計的各個部分在 PCB 上體現(xiàn)出來，這樣在布線的時候思路清晰，知道怎么走線最好。 PCB 具體設(shè)計西南科技大學(xué)本科生畢業(yè)論文24完成了系統(tǒng)所有的分塊硬件電路設(shè)計之后，最終要實現(xiàn)驅(qū)動和采樣的一體化設(shè)計，這就要求各個模塊電路必須集中到一塊電路板，所以我的 PCB 板設(shè)計要包括：FPGA 最小系統(tǒng)、CCD 驅(qū)動電路模塊、VSP5010 電路模塊。芯片內(nèi)部參考地與系統(tǒng)地之間存在引線電感，芯片輸出管腳與系統(tǒng)地之間存在負載電容，隨著數(shù)字設(shè)備速度逐漸變快，它們的輸出開關(guān)時間越來越少。此外，為了減輕反射，還可以選擇降低系統(tǒng)頻率以便在下一個信號加載到傳輸線上之前達到反射穩(wěn)態(tài)，但對于高速系統(tǒng)來說，在總線頻率達到一定閡值之后，反射在一個周期內(nèi)無法達到穩(wěn)態(tài)，所以這種方法在高速系統(tǒng)中不太實際。差的信號完整性不是由某個單一因素引起的，而是由電路設(shè)計中多種因素共同導(dǎo)致的，因此，信號完整性分析就成了進行 PCB 板級和系統(tǒng)級設(shè)計、分析的基礎(chǔ)。一般情況下，設(shè)計電路時盡量少用過孔，一旦選用就務(wù)必處理好它與周邊各實體的間隙。選擇元器件的焊盤類型要綜合考慮該元器件的外觀、布置形式以及受熱情況、受力方向等因素。隨著電子技術(shù)的高速發(fā)展，電路設(shè)計越來越繁瑣，電路板也隨之越來越復(fù)雜，多層電路板得到了越來越多的應(yīng)用。采用 1M 容量的 EPCS1串行 FPGA 配置芯片，完全滿足設(shè)計要求。 JTAG 口及 AS 模式接口FPGA 的配置模式 FPGA 的配置方式多種多樣，各個廠商之間很少有通用的配置標準，隨著新器件的推出，配置方式也不斷更新。Cyclone 器件具有雙數(shù)據(jù)速率 (DDR)SDRAM 和 FCRAM接口的專用電路。A/D 轉(zhuǎn)換器 VSP5010 內(nèi)部含有一個高速、低功耗的 A/D 轉(zhuǎn)換器。輸入箝位 輸入箝位的目的是去除 CCD 的黑電平偏移。西南科技大學(xué)本科生畢業(yè)論文16圖 38 VSP5010 的內(nèi)部結(jié)構(gòu)圖直流重建 直流重建的目的是實現(xiàn)直流電平箝位。VSP5010 是一款面向 CCD 的完善的低功耗雙通道模擬信號處理器。1DIRB23GN456VC7890OEALSPHveadr X_圖 36 CCD 驅(qū)動電路硬件設(shè)計 AFE 電路設(shè)計 AFE 功能分析AFE（Analog Front End） ，又稱模擬前端處理。系統(tǒng)中使用 74LVC16245 實現(xiàn)電平標準轉(zhuǎn)換的功能，它是16 位高速 CMOS 雙向線驅(qū)動器，采用單電源供電方式，可以增強電流驅(qū)動能力，工作頻率可達 40MHZ。TCD1501D 芯片基本結(jié)構(gòu)系統(tǒng)選用了日本東芝公司生產(chǎn)的 TCD1501D 線陣 CCD 圖像傳感器，它是一款西南科技大學(xué)本科生畢業(yè)論文12高速、低暗電流的 5000 像元線陣 CCD 器件。有時也用可分辨的最小尺寸表示，它是可分辨的空間頻率的倒數(shù)。這兩份噪聲分別于前、后相鄰周期的電荷包的轉(zhuǎn)移噪聲相關(guān)。普通 CCD 的光譜響應(yīng)范圍為 400～1100nm。由于工藝過程不完善及材料不均勻等因素的影響，CCD 中暗電流密度的分布是不均勻的。圖 32 是線陣 CCD 的結(jié)構(gòu)示意圖，可以看出器件主要有光敏區(qū)、轉(zhuǎn)移區(qū)、輸出單元這三部分組成。線陣 CCD 圖像傳感器將采集到的圖像信號轉(zhuǎn)化成電壓信號輸出，然后經(jīng)過 VSP5010 對該信號進行模擬前端處理，最終轉(zhuǎn)換成數(shù)字信號。硬件描述語言(HDL)： QuartusII 支持各種 HDL 輸入選項，包括VHDL，Verilog HDL 和 Altera 的硬件描述語言 AHDL。Protel DXP2022 是 Altium 公 司 于 2022 年 推 出 的 最 新 版 本 的 電 路 設(shè) 計 軟 件 ， 該 軟件 能 實 現(xiàn) 從 概 念 設(shè) 計 ， 頂 層 設(shè) 計 直 到 輸 出 生 產(chǎn) 數(shù) 據(jù) 以 及 這 之 間 的 所 有 分 析 驗 證 和設(shè) 計 數(shù) 據(jù) 的 管 理 。這些器件可以通過軟件編程而能夠?qū)ζ溆布Y(jié)構(gòu)和工作方式進行重構(gòu)，從而使得硬件的設(shè)計可以如同軟件設(shè)計那樣方便快捷。(3) 系統(tǒng) PCB 板設(shè)計。拼接技術(shù)線陣 CCD 端到端拼接起來可得到極長的陣列和極高的分辨率。 CCD 器件應(yīng)用發(fā)展現(xiàn)狀目前，CCD 圖像傳感器的發(fā)展現(xiàn)狀歸納起來有以下幾點:高分辨率隨著超大規(guī)模微細加工技術(shù)的發(fā)展，CCD 光敏元密度得到不斷的提高，器件分辨率越來越高。 對于高速CCD圖像采集系統(tǒng)而言，驅(qū)動電路的設(shè)計和CCD輸出信號的采集處理是關(guān)鍵。面陣 CCD 的優(yōu)點是可以獲取二維圖像信息，測量圖像直觀。作者簽名： 日期： 年 月 日學(xué)位論文版權(quán)使用授權(quán)書本學(xué)位論文作者完全了解學(xué)校有關(guān)保留、使用學(xué)位論文的規(guī)定，同意學(xué)校保留并向國家有關(guān)部門或機構(gòu)送交論文的復(fù)印件和電子版，允許論文被查閱和借閱。關(guān)鍵詞：線型 CCD； FPGA； AFE； 驅(qū)動； 數(shù)據(jù)采集 Linear CCD Highspeed Drive and Acquisition Design of Integrated Control Board Based on FPGAAbstract: The linear CCD image sensor has a wide range of applications in industrial inspection, image measurement and machine vision. The paper describes how to design a FPGAbased highspeed acquisition integrated control board based on former processing, driven control and signal acquisition in CCD measurement. This control board adopts ALTERA Cyclone series FPGA and TI VSP5010, which is particularly used as image signal processing chip. In this design, FPGA is responsible to configure the VSP5010, generate dualchannel CCD driven pulse, control and receive the image data converted by A/D, besides, it can send the acquisition data to puter for later processing. This control board integrates the driven pulse generation of CCD and image data acquisition, which can effectively simplify the front periphery circuit of CCD measurement application system, enhance the efficiency and quality of image data acquisition, it is also flexible and easy to expand.Key words: linear CCD, FPGA, AFE, drive, data acquisition 畢業(yè)設(shè)計（論文）原創(chuàng)性聲明和使用授權(quán)說明原創(chuàng)性聲明本人鄭重承諾：所呈交的畢業(yè)設(shè)計（論文），是我個人在指導(dǎo)教師的指導(dǎo)下進行的研究工作及取得的成果。該控制板將 CCD 的驅(qū)動脈沖產(chǎn)生和圖像數(shù)據(jù)采集集于一體，有效簡化了 CCD 測量應(yīng)用系統(tǒng)前端的外部電路設(shè)計，提高了圖像數(shù)據(jù)采集速率和質(zhì)量，并具有靈活性強，易于擴展等特點。本人完全意識到本聲明的法律后果由本人承擔(dān)。對于面陣 CCD 來說，應(yīng)用面較廣，如面積、形狀、位置等的測量。因此，構(gòu)建高速線陣 CCD 圖像系統(tǒng)對被測圖像信息進行快速采樣、存儲及數(shù)據(jù)處理，是線陣 CCD 數(shù)據(jù)采集系統(tǒng)發(fā)展的新方向。利用 FPGA 豐富的 I/O 引腳和內(nèi)部邏輯資源，還可以在驅(qū)動 CCD 的同時，控制西南科技大學(xué)本科生畢業(yè)論文3ADC 器件來采集和處理 CCD 圖像傳感器的信號，并通過內(nèi)部緩存圖像信息、傳輸?shù)缴衔粰C做進一步的處理，從而實現(xiàn) CCD 驅(qū)動和圖像采集的一體化控制。此外，隨著VLSIMOS 工藝的日益完善，MOS 光電二極管陣列的發(fā)展前景也十分樂觀。(2) 模擬前端處理器（ AFE）配置電路設(shè)計。在電子技術(shù)設(shè)計領(lǐng)域，可編程邏輯器件(如 CPLD、FPGA)的應(yīng)用，已得到廣泛的普及，這些器件為數(shù)字系統(tǒng)的設(shè)計帶來了極大的靈活性。 Protel DXP2022 簡介　 本 設(shè) 計 采 用 Protel DXP2022 來 完 成 整 個 系 統(tǒng) 的 硬 件 電 路 及 PCB 板 設(shè) 計 。全集成化：Quartus II 的設(shè)計輸入、邏輯綜合、布局布線、仿真校驗和編程西南科技大學(xué)本科生畢業(yè)論文7下載等功能都全部集成在統(tǒng)一的開發(fā)環(huán)境下，可以加快動態(tài)開發(fā)和調(diào)試，縮短開發(fā)周期。該硬件平臺主要包括如下幾個部分:線陣 CCD 圖像傳感器、VSP5010 圖像數(shù)字轉(zhuǎn)換器、FPGA 最小系統(tǒng)，硬件結(jié)構(gòu)如圖 31 所示。將按一定規(guī)律變化的電壓(如外部的時鐘電壓)加到 CCD 各電極上，電極下的電荷包就沿半導(dǎo)體表面按一定方向轉(zhuǎn)移到輸出端，實現(xiàn)圖像的自掃描，從而將照射在 CCD 上的光學(xué)圖像轉(zhuǎn)換成電信號圖像，直接顯示圖像全貌。暗電流的根本起因在于耗盡區(qū)產(chǎn)生復(fù)合中心的熱激發(fā)。通常把響應(yīng)度等于峰值響應(yīng)的一半所對應(yīng)的波長范圍稱為光譜響應(yīng)范圍。西南科技大學(xué)本科生畢業(yè)論文11相關(guān)性是指相鄰電荷包的轉(zhuǎn)移噪聲是相關(guān)的，因為電荷包在轉(zhuǎn)移過程中，每當(dāng)有一過量△Q 電荷轉(zhuǎn)移到下一勢阱時，必然在原來勢阱中留下一減量 △Q 電荷，這份減量電荷疊加到下一個電荷包中，所以電荷包每次轉(zhuǎn)移要引起兩份噪聲。通常用每毫米能分辨的線對數(shù)表示，即 lp/mm。系統(tǒng)利用先進的 FPGA 技術(shù)產(chǎn)生高速穩(wěn)定的 CCD 驅(qū)動時序，具體的程序?qū)崿F(xiàn)部分將在第四章詳細介紹。圖 35 光譜響應(yīng)曲線TCD1501D 驅(qū)動電路設(shè)計由于 TCD1501D 的時序邏輯是通過 FPGA 發(fā)出信號驅(qū)動的，F(xiàn)PGA 的引腳為CMOS 電平標準，而 TCD1501D 所需的驅(qū)動信號為 TTL 電平標準，但 CMOS 電路的驅(qū)動電流較小，不能夠直接驅(qū)動 TTL 電路，所以需要對 FPGA 輸出的 CCD 驅(qū)動信號進行電平標準轉(zhuǎn)換。圖中 CCDOD 和 CCDEV 為線陣 CCD 的采集到的圖像信號接收端，最終接到西南科技大學(xué)本科生畢業(yè)論文14VSP5010 的 34 腳和 47 腳上。本設(shè)計中采用 TI 的 VSP5010 前端信號處理芯片。下面將分別介紹，闡述 VSP5010 的工作原理。若將兩次采樣值相減，就基本消除了復(fù)位噪聲的干擾，得到信號電平的實際有效幅值。通常，黑電平箝位環(huán)路應(yīng)在每個行周期變化一次，但實際上這個環(huán)路可以變化得更慢以適應(yīng)特殊得需要。每個 LVDS 通道數(shù)據(jù)傳輸速率高達 640Mbps。經(jīng)過鎖相環(huán)輸出的時鐘信號既可以作為內(nèi)部的全局時鐘，也可以輸出到片外供其它電路西南科技大學(xué)本科生畢業(yè)論文20使用；多功能的 I/O 結(jié)構(gòu)支持差分和單端輸入，并與 、32 位、66MHz 的 PCI局部總線兼容，輸出可以根據(jù)需要調(diào)整驅(qū)動能力，并具有三態(tài)緩沖、總線狀態(tài)保持等功能；整個器件的 I/O 引腳分為四個區(qū)，每一個區(qū)可以獨立采用不同的輸入電壓，并可提供不同電壓等級的輸出。這樣可以用 JTAG 方式下載程序調(diào)試，而最后程序調(diào)試無誤后，再用 AS 模式把程序固化到配置芯片里去。多層板包含多個工作層，除了頂層、底層，還包括中間層、內(nèi)部電源層和地層等。焊盤是 PCB 設(shè)計中最重要的概念之一，也是我們最常接觸的。通孔和過孔間的孔壁，采用與導(dǎo)線相同的材料構(gòu)成，連接位于不同板層的電路。良好的信號質(zhì)量是提供穩(wěn)定時序的基礎(chǔ)，信號完整性問題導(dǎo)致的信號質(zhì)量變差很可能帶來時序的偏移和紊亂，從而導(dǎo)致系統(tǒng)不能正常工作。相比較而言，菊鏈法是比較好的布線法，適合于地址或者數(shù)據(jù)總線以及并聯(lián)終端的布線，基本上沒有分支旁路。同反射一樣，可通過適當(dāng)?shù)亩私舆M行抑制。因此信號完整性分析在高速電路設(shè)計中的作用舉足輕重，只有解決好高速設(shè)計中的信號完整性問題，高速系統(tǒng)才能準確、穩(wěn)定地工作。圖 311 所示為初步布局后的 PCB 效果圖。最好的方法就是把去耦電容放在芯片的背面，接地端一致朝里，接電源端通過過孔和芯片對應(yīng)供電腳相連。0123121212 12212112121212 12 1212