【正文】 期變化一次，但實(shí)際上這個(gè)環(huán)路可以變化得更慢以適應(yīng)特殊得需要。下面將分別介紹，闡述 VSP5010 的工作原理。圖中 CCDOD 和 CCDEV 為線陣 CCD 的采集到的圖像信號(hào)接收端，最終接到西南科技大學(xué)本科生畢業(yè)論文14VSP5010 的 34 腳和 47 腳上。系統(tǒng)利用先進(jìn)的 FPGA 技術(shù)產(chǎn)生高速穩(wěn)定的 CCD 驅(qū)動(dòng)時(shí)序，具體的程序?qū)崿F(xiàn)部分將在第四章詳細(xì)介紹。西南科技大學(xué)本科生畢業(yè)論文11相關(guān)性是指相鄰電荷包的轉(zhuǎn)移噪聲是相關(guān)的，因?yàn)殡姾砂谵D(zhuǎn)移過(guò)程中，每當(dāng)有一過(guò)量△Q 電荷轉(zhuǎn)移到下一勢(shì)阱時(shí)，必然在原來(lái)勢(shì)阱中留下一減量 △Q 電荷，這份減量電荷疊加到下一個(gè)電荷包中，所以電荷包每次轉(zhuǎn)移要引起兩份噪聲。暗電流的根本起因在于耗盡區(qū)產(chǎn)生復(fù)合中心的熱激發(fā)。該硬件平臺(tái)主要包括如下幾個(gè)部分:線陣 CCD 圖像傳感器、VSP5010 圖像數(shù)字轉(zhuǎn)換器、FPGA 最小系統(tǒng)，硬件結(jié)構(gòu)如圖 31 所示。 Protel DXP2022 簡(jiǎn)介　 本 設(shè) 計(jì) 采 用 Protel DXP2022 來(lái) 完 成 整 個(gè) 系 統(tǒng) 的 硬 件 電 路 及 PCB 板 設(shè) 計(jì) 。(2) 模擬前端處理器（ AFE）配置電路設(shè)計(jì)。利用 FPGA 豐富的 I/O 引腳和內(nèi)部邏輯資源，還可以在驅(qū)動(dòng) CCD 的同時(shí)，控制西南科技大學(xué)本科生畢業(yè)論文3ADC 器件來(lái)采集和處理 CCD 圖像傳感器的信號(hào)，并通過(guò)內(nèi)部緩存圖像信息、傳輸?shù)缴衔粰C(jī)做進(jìn)一步的處理，從而實(shí)現(xiàn) CCD 驅(qū)動(dòng)和圖像采集的一體化控制。對(duì)于面陣 CCD 來(lái)說(shuō)，應(yīng)用面較廣，如面積、形狀、位置等的測(cè)量。該控制板將 CCD 的驅(qū)動(dòng)脈沖產(chǎn)生和圖像數(shù)據(jù)采集集于一體，有效簡(jiǎn)化了 CCD 測(cè)量應(yīng)用系統(tǒng)前端的外部電路設(shè)計(jì)，提高了圖像數(shù)據(jù)采集速率和質(zhì)量，并具有靈活性強(qiáng)，易于擴(kuò)展等特點(diǎn)。作者簽名： 日期： 年 月 日學(xué)位論文版權(quán)使用授權(quán)書(shū)本學(xué)位論文作者完全了解學(xué)校有關(guān)保留、使用學(xué)位論文的規(guī)定，同意學(xué)校保留并向國(guó)家有關(guān)部門(mén)或機(jī)構(gòu)送交論文的復(fù)印件和電子版，允許論文被查閱和借閱。 對(duì)于高速CCD圖像采集系統(tǒng)而言，驅(qū)動(dòng)電路的設(shè)計(jì)和CCD輸出信號(hào)的采集處理是關(guān)鍵。拼接技術(shù)線陣 CCD 端到端拼接起來(lái)可得到極長(zhǎng)的陣列和極高的分辨率。這些器件可以通過(guò)軟件編程而能夠?qū)ζ溆布Y(jié)構(gòu)和工作方式進(jìn)行重構(gòu)，從而使得硬件的設(shè)計(jì)可以如同軟件設(shè)計(jì)那樣方便快捷。硬件描述語(yǔ)言(HDL)： QuartusII 支持各種 HDL 輸入選項(xiàng)，包括VHDL，Verilog HDL 和 Altera 的硬件描述語(yǔ)言 AHDL。圖 32 是線陣 CCD 的結(jié)構(gòu)示意圖，可以看出器件主要有光敏區(qū)、轉(zhuǎn)移區(qū)、輸出單元這三部分組成。普通 CCD 的光譜響應(yīng)范圍為 400～1100nm。有時(shí)也用可分辨的最小尺寸表示，它是可分辨的空間頻率的倒數(shù)。系統(tǒng)中使用 74LVC16245 實(shí)現(xiàn)電平標(biāo)準(zhǔn)轉(zhuǎn)換的功能，它是16 位高速 CMOS 雙向線驅(qū)動(dòng)器，采用單電源供電方式，可以增強(qiáng)電流驅(qū)動(dòng)能力，工作頻率可達(dá) 40MHZ。VSP5010 是一款面向 CCD 的完善的低功耗雙通道模擬信號(hào)處理器。輸入箝位 輸入箝位的目的是去除 CCD 的黑電平偏移。Cyclone 器件具有雙數(shù)據(jù)速率 (DDR)SDRAM 和 FCRAM接口的專用電路。采用 1M 容量的 EPCS1串行 FPGA 配置芯片，完全滿足設(shè)計(jì)要求。選擇元器件的焊盤(pán)類型要綜合考慮該元器件的外觀、布置形式以及受熱情況、受力方向等因素。差的信號(hào)完整性不是由某個(gè)單一因素引起的，而是由電路設(shè)計(jì)中多種因素共同導(dǎo)致的，因此，信號(hào)完整性分析就成了進(jìn)行 PCB 板級(jí)和系統(tǒng)級(jí)設(shè)計(jì)、分析的基礎(chǔ)。芯片內(nèi)部參考地與系統(tǒng)地之間存在引線電感，芯片輸出管腳與系統(tǒng)地之間存在負(fù)載電容，隨著數(shù)字設(shè)備速度逐漸變快，它們的輸出開(kāi)關(guān)時(shí)間越來(lái)越少。圖 311 PCB 初步布局效果圖經(jīng)過(guò)分塊布局后，設(shè)計(jì)的各個(gè)部分在 PCB 上體現(xiàn)出來(lái)，這樣在布線的時(shí)候思路清晰，知道怎么走線最好。首先焊接的是電源模塊和晶振模塊，焊好后通過(guò) 5V 供電，得到了穩(wěn)定的 和 電壓輸出，說(shuō)明電源設(shè)計(jì)符合要求。按下KEY KEY2 后，LEDLED2 亮。（2）用示波器測(cè)試 74LVC16245 的輸出，得到了穩(wěn)定的方波，頻率與q[11]～q[16]相符。其次焊接的是 EP1CVSP5074LVC16245，及其去耦電容，上拉電阻等。檢查后發(fā)現(xiàn)是 FPGA 芯片引腳間距小于布線規(guī)則里設(shè)定的 10mil 安全間距，改為 7mil就解決了。由于地彈與引線電感、負(fù)載電容成正比，所以應(yīng)盡量減小分布電感量，采用輸入電容小的器件以避免讓某個(gè)邏輯門(mén)驅(qū)動(dòng)太多的負(fù)載。可以采用先進(jìn)的 EDA 工具進(jìn)行仿真來(lái)解決信號(hào)的反射、串?dāng)_問(wèn)題。當(dāng)遇到需要在元器件引腳之間進(jìn)行布線的情況時(shí)，將焊盤(pán)設(shè)計(jì)成橢圓形或扁圓形往往事半功倍。單面板一面有敷銅，另一面沒(méi)有敷銅，用戶只可在有敷銅的一面放置元器件和進(jìn)行布線。這些業(yè)界最高效架構(gòu)特性的組合使得 FPGA 系列成為ASIC 最靈活和最合算的替代方案。與其它模擬前端芯片的結(jié)構(gòu)不同，VSP5010 在 CCD 信號(hào)進(jìn)入芯片后就去除了這個(gè)偏移電平，這樣做有兩個(gè)好處：其一是減小對(duì)芯片采集通道中的黑電平箝位模塊的影響，其二是確保 DPGA 有更大的電壓放大的空間。VSP5010 可以工作在三種模式下，對(duì) CCD 信號(hào)、模擬視頻信號(hào)和普通的交西南科技大學(xué)本科生畢業(yè)論文15流信號(hào)進(jìn)行 A/D 轉(zhuǎn)。其工作方式如表 所示。分辨率與 CCD 器件的像素尺寸有直接關(guān)系，像素尺寸越小，分辨率越高。(1) 散粒噪聲在 CCD 中，無(wú)論是光注入、電注入還是熱產(chǎn)生的信號(hào)電荷包的電子數(shù)總有一定的不確定性，也就是圍繞平均值上下變化，形成噪聲。N 個(gè)電荷包依次沿著 CCD 串行傳輸，每驅(qū)動(dòng)一個(gè)周期，各信號(hào)電荷包向輸出端方向轉(zhuǎn)移一位，第一個(gè)驅(qū)動(dòng)周期輸出第一個(gè)光敏元信號(hào)電荷包。在本系統(tǒng)設(shè)計(jì)中，采用了國(guó)際上通用的 VHDL 語(yǔ)言對(duì)某些具有特定功能的邏輯模塊進(jìn)行設(shè)計(jì)。EDA 是電子設(shè)計(jì)自動(dòng)化(Electronic Design Automation)的縮寫(xiě)，在 20 世紀(jì) 90 年代初從計(jì)算機(jī)輔助設(shè)計(jì)(CAD)、計(jì)算機(jī)輔助制造(CAM)、計(jì)算機(jī)輔助測(cè)試(CAT)和計(jì)算機(jī)輔助工程(CAE) 的概念發(fā)展而來(lái)的。尤其在對(duì)陸地和海洋的監(jiān)測(cè)、偵察和地球資源勘察等方面都是十分有價(jià)值的。其主要缺點(diǎn)是工作量大、調(diào)試?yán)щy、容易出錯(cuò)和靈活性較差,特別是當(dāng)驅(qū)動(dòng)電路工作在較高頻率時(shí),干擾問(wèn)題嚴(yán)重,系統(tǒng)工作不穩(wěn)定。涉密論文按學(xué)校規(guī)定處理。本文針對(duì) CCD 測(cè)量應(yīng)用系統(tǒng)中的前端處理、驅(qū)動(dòng)控制和信號(hào)采集，設(shè)計(jì)制作了一款基于 FPGA 的高速驅(qū)動(dòng)采集一體化控制板。同時(shí)它還具有體積小、重量輕、噪聲低、自掃描、工作速度快、測(cè)量精度高、壽命長(zhǎng)等諸多優(yōu)點(diǎn)，自其被發(fā)明的四十年來(lái)，受到人們的高度重視，CCD 現(xiàn)在已經(jīng)成為光學(xué)圖像獲取的主要器件?；?FPGA 設(shè)計(jì)的驅(qū)動(dòng)電路是可編程的，與傳統(tǒng)的方法相比，其優(yōu)點(diǎn)是集成度高、速度快、可靠性好。包括：系統(tǒng)模塊的劃分以及系統(tǒng)解決方案確定。EDA 技術(shù)的出現(xiàn)，極大地提高了電路設(shè)計(jì)的效率和可行性，并減輕了設(shè)計(jì)者的勞動(dòng)強(qiáng)度。它具有多層次的設(shè)計(jì)描述功能，支持設(shè)計(jì)庫(kù)和可重復(fù)使用元件的生成。圖 32 線陣 CCD 結(jié)構(gòu)圖 CCD 的主要特性參數(shù)轉(zhuǎn)移效率轉(zhuǎn)移效率 η是指電荷包在進(jìn)行每一次轉(zhuǎn)移中的效率，即電荷包從一個(gè)柵轉(zhuǎn)移到下一個(gè)柵時(shí)，有 η部分的電荷轉(zhuǎn)移過(guò)去，余下 e 部分沒(méi)有被轉(zhuǎn)移，e 稱轉(zhuǎn)移損失率，根據(jù)電荷守恒原理有： η=1－e ()由定義可知，一個(gè)電荷量為 的電荷包，經(jīng)過(guò) n 次轉(zhuǎn)以后的輸出電荷量應(yīng)為:0Q西南科技大學(xué)本科生畢業(yè)論文10 ()0nQ??即總效率為: ()0/nn由于 CCD 中的信號(hào)電荷包大都要經(jīng)歷成百上千次的轉(zhuǎn)移，即使 η 值幾乎接近1，但其總效率往往仍然很低。(2) 轉(zhuǎn)移噪聲轉(zhuǎn)移噪聲主要是由轉(zhuǎn)移損失及表面態(tài)俘獲引起的噪聲，這種噪聲具有累積性和相關(guān)性。 CCD 驅(qū)動(dòng)電路設(shè)計(jì)CCD 是圖像采集系統(tǒng)的核心，在應(yīng)用 CCD 圖像傳感器時(shí)，需要解決的問(wèn)題主要有兩個(gè)，即產(chǎn)生正確的脈沖時(shí)序驅(qū)動(dòng) CCD 器件和輸出信號(hào)的采集處理。該電路提供了 TCD1501D 正常工作所需的全部驅(qū)動(dòng)信號(hào)以及 12V 的電源接口。圖 37 VSP5010 引腳圖VSP5010 的內(nèi)部結(jié)構(gòu)圖如圖 38 所示。黑電平箝位 黑電平箝位環(huán)路模塊用來(lái)移除采樣通道中剩余的偏移電壓，同時(shí)能夠跟隨 CCD 黑電平信號(hào)的低頻變化。結(jié)合本系統(tǒng)的需要，設(shè)計(jì)中采用了該系列的 EP1C3 器件 EP1CTQ144C8。頂層主要放置元器件，而底層用來(lái)布線。過(guò)孔一般分為三種，即從頂層貫通到底層的穿透式過(guò)孔、從頂層通到內(nèi)層或從內(nèi)層通到底層的盲過(guò)孔以及內(nèi)層間的隱藏過(guò)孔。在PCB 布線過(guò)程中，可以預(yù)先選擇合適的拓?fù)浣Y(jié)構(gòu)來(lái)改善反射現(xiàn)象，這種方法通常不需要增加額外的電子器件。它產(chǎn)生的主要原因是電路工作頻率太高以及布局布線不合理。開(kāi)始時(shí)只是將所有電容并聯(lián)在一起，沒(méi)有認(rèn)識(shí)到去耦電容的作用。最后要焊上按鍵、I/O 接口、配置接口以及 LED。在本課題中，數(shù)據(jù)傳輸都是圍繞 FPGA 來(lái)實(shí)現(xiàn)的，所以 FPGA 軟件的設(shè)計(jì)是整個(gè)采集系統(tǒng)的靈魂。 其次設(shè)計(jì)了按鍵 KEY1 和 KEY2 分別控制 LED1 和 LED2 的亮滅。至此完成了全部 PCB 板的設(shè)計(jì)。由于平時(shí)沒(méi)有畫(huà)過(guò) PCB，沒(méi)有設(shè)計(jì)經(jīng)驗(yàn)，所以在設(shè)計(jì) PCB 的過(guò)程中遇到了許多問(wèn)題，首先遇到的是布局問(wèn)題，看到由原理圖導(dǎo)入 PCB 文件后的一大堆元件，不知道該怎么排列好，就按照橫豎排列整齊的方法排列，結(jié)果布線的時(shí)候發(fā)現(xiàn)問(wèn)題很嚴(yán)重，許多線布不通。振鈴表現(xiàn)為信號(hào)反復(fù)出現(xiàn)過(guò)沖和下沖，在邏輯電平的門(mén)限上下抖動(dòng)，震蕩成欠阻尼狀態(tài)。在繪制 PCB 電路板的過(guò)程中需要考慮許多方面的問(wèn)題，信號(hào)完整性問(wèn)題更是重中之重。如 表示此元器件為軸狀封裝，兩焊盤(pán)間的距離為 400mil；DIP16 表示該元器件為雙列直插式，引腳數(shù)為 16 個(gè)；QFP64 表示該器件為四周扁平貼片式，引腳數(shù)為64 個(gè)。通過(guò)下載電纜由 Quartus II 軟件進(jìn)行配置，也可以采用其他的智能主機(jī)來(lái)模擬 JTAG 時(shí)序，JTAG 口電路如圖 310 所示。器件基于成本優(yōu)化的全銅 工藝，容量從 2910 至 20220 個(gè)邏輯單元不等，具有多達(dá) 294912bit 嵌入 RAM，該系列各型號(hào)資源詳細(xì)信息見(jiàn)表 33。相關(guān)雙采樣（CDS） 相關(guān)雙采樣（CDS）是根據(jù) CCD 輸出信號(hào)和噪聲信號(hào)的特點(diǎn)而設(shè)計(jì)，它能消除復(fù)位噪聲的干擾，對(duì) 1/f 噪聲和低頻噪聲也有抑制作用，可以顯著改善信噪比，提高信號(hào)檢測(cè)精度。 VSP5010 簡(jiǎn)介本設(shè)計(jì)摒棄了以分離采樣保持器結(jié)合運(yùn)放的方案，而采用眾多數(shù)碼相機(jī)的方案，用一塊專用的 AFE 芯片來(lái)完成信號(hào)放大、增益調(diào)節(jié)、相關(guān)雙采樣、及模數(shù)轉(zhuǎn)換。φ1E、O 電荷轉(zhuǎn)移脈沖φ2E、O 電荷轉(zhuǎn)移脈沖φ1B 末級(jí)時(shí)鐘φ2B 末級(jí)時(shí)鐘SH 幀轉(zhuǎn)移脈沖RS 復(fù)位脈沖SP 采樣保持脈沖CP 鉗位脈沖OS 信號(hào)輸出DOS 補(bǔ)償信號(hào)輸出SS 地OD 電源NC 未連接西南科技大學(xué)本科生畢業(yè)論文13圖 34 TCD1501D 結(jié)構(gòu)圖TCD1501D 的光譜響應(yīng)特性曲線如圖 35 所示。本系統(tǒng)采用了基于數(shù)字技術(shù)的相關(guān)雙采樣方法對(duì)噪聲進(jìn)行抑制。光譜響應(yīng)CCD 對(duì)不同波長(zhǎng)的光的響應(yīng)程度是不一樣的。CCD 中電荷從一個(gè)位置轉(zhuǎn)移到另一個(gè)位置，在開(kāi)始時(shí)刻，有一些電荷存儲(chǔ)在偏壓為10V 的第一個(gè)電極下的勢(shì)阱中，其它電極上均加有大于閾值的較低電壓。 FPGA 的常用開(kāi)發(fā)工具本設(shè)計(jì)采用 Quartus II 開(kāi)發(fā)軟件，其提供了一種與結(jié)構(gòu)無(wú)關(guān)的全集成化設(shè)計(jì)環(huán)境，使設(shè)計(jì)者能對(duì) Altera 的各種產(chǎn)品系列方便地進(jìn)行設(shè)計(jì)輸入、快速處理和器件編程。系統(tǒng)的主要功能是驅(qū)動(dòng) CCD 將被測(cè)對(duì)象的光學(xué)圖像轉(zhuǎn)換成模擬圖像信號(hào)，經(jīng)過(guò) AFE 處理后轉(zhuǎn)換為數(shù)字信號(hào)緩存于 RAM 中，最后經(jīng)過(guò)適當(dāng)?shù)膫鬏斀涌诎巡杉瘓D像數(shù)據(jù)送入計(jì)算機(jī)中處理。新型器件結(jié)構(gòu)為了提高 CCD 圖像傳感器的性能，擴(kuò)大適用范圍，人們不斷地研究新的器件結(jié)信號(hào)的采集、處理方法，賦予 CCD 圖像傳感器更強(qiáng)的功能。 隨著科學(xué)技術(shù)的發(fā)展和數(shù)據(jù)采集系統(tǒng)的廣泛應(yīng)用，人們對(duì)數(shù)據(jù)采集傳輸系統(tǒng)的主要指標(biāo)，如采樣速度、分辨率、精度以及抗干擾能力等方面，都提出了越來(lái)越高的要求。除了文中特別加以標(biāo)注引用的內(nèi)容外，本論文不包含任何其他個(gè)人或集體已經(jīng)發(fā)表或撰寫(xiě)的成果作品。對(duì)本研究提供過(guò)幫助和做出過(guò)貢獻(xiàn)的個(gè)人或集體，均已在文中作了明確的說(shuō)明并表示了謝意。圖 11 面陣型 CCD 圖片西南科技大學(xué)本科生畢業(yè)論文2圖 12 線陣型 CCD 圖片　　由于生產(chǎn)技術(shù)的制約，單個(gè)面陣 CCD 的面積很難達(dá)到一般工業(yè)測(cè)量對(duì)視場(chǎng)的需求。但如果時(shí)鐘脈沖變化太快將會(huì)導(dǎo)致所采集的光信號(hào)電荷無(wú)法進(jìn)行轉(zhuǎn)移，因此電荷轉(zhuǎn)移速度成為 CCD 提高工作頻率的瓶頸。在以上硬件和軟件設(shè)計(jì)完成并仿真通過(guò)后，利用 EDA 工具對(duì) FPGA 進(jìn)行配置下載。 　 　 Protel DXP 2022 已 不 是 單 純 的 PCB（ 印 制 電 路 板 ） 設(shè) 計(jì) 工 具 ， 而 是 由 多 個(gè)模 塊 組 成 的 系 統(tǒng) 工 具 ， 分 別 是