【正文】 扁圓形往往事半功倍。自行設(shè)計(jì)的元器件焊盤孔的大小要參照元器件引腳粗細(xì)進(jìn)行確定，基本原則是焊盤孔的尺寸較元器件引腳直徑大 左右。為連通 PCB 板各層之間的電路，在需要連通的導(dǎo)線交匯處鉆上一個(gè)公共孔，這就是過孔。過孔一般分為三種，即從頂層貫通到底層的穿透式過孔、從頂層通到內(nèi)層或從內(nèi)層通到底層的盲過孔以及內(nèi)層間的隱藏過孔。從俯視角度觀察過孔，包含兩個(gè)尺寸，即通孔直徑和過孔直徑。通孔和過孔間的孔壁，采用與導(dǎo)線相同的材料構(gòu)成，連接位于不同板層的電路。一般情況下，設(shè)計(jì)電路時(shí)盡量少用過孔，一旦選用就務(wù)必處理好它與周邊各實(shí)體的間隙。此外，所承擔(dān)的載流量越大，過孔尺寸就越大，如電源層或地層與其他層連接時(shí)所用的過孔就要大一些。此外，膜(Mask) 在 PCB 制作過程中也是必不可少的，根據(jù)其所起的作用，可分為助焊膜和阻焊膜。助焊膜涂于焊盤上，可提高焊接性能，通常在電路板上觀察到的比焊盤略大的淺色圓圈就是助焊膜。阻焊膜則正好相反，為了阻止電路板上非焊盤處的銅箔粘錫，焊盤以外的各部分都要涂敷阻焊膜。在繪制 PCB 電路板的過程中需要考慮許多方面的問題，信號(hào)完整性問題更是重中之重。信號(hào)完整性問題主要包括反射、振鈴、信號(hào)過沖以及信號(hào)之間的串?dāng)_等。良好的信號(hào)質(zhì)量是提供穩(wěn)定時(shí)序的基礎(chǔ)，信號(hào)完整性問題導(dǎo)致的信號(hào)質(zhì)量變差很可能帶來時(shí)序的偏移和紊亂，從而導(dǎo)致系統(tǒng)不能正常工作。差的信號(hào)完整性不是由某個(gè)單一因素引起的，而是由電路設(shè)計(jì)中多種因素共同導(dǎo)致的，因此，信號(hào)完整性分析就成了進(jìn)行 PCB 板級(jí)和系統(tǒng)級(jí)設(shè)計(jì)、分析的基礎(chǔ)。信號(hào)完整性問題一般是由電路板設(shè)計(jì)中的走線、PCB 板材和阻抗匹配等導(dǎo)致的?？梢圆捎孟冗M(jìn)的 EDA 工具進(jìn)行仿真來解決信號(hào)的反射、串?dāng)_問題。通過選擇正確的西南科技大學(xué)本科生畢業(yè)論文23布線策略和終端匹配方式，可以得到理想的信號(hào)波形。反射是源端與負(fù)載端阻抗不匹配導(dǎo)致的，負(fù)載會(huì)將一部分電壓反射回源端。在PCB 布線過程中，可以預(yù)先選擇合適的拓?fù)浣Y(jié)構(gòu)來改善反射現(xiàn)象，這種方法通常不需要增加額外的電子器件。常用的布線拓?fù)浞椒ㄓ袠錉罘?、菊鏈法、星狀法和回路法。相比較而言，菊鏈法是比較好的布線法，適合于地址或者數(shù)據(jù)總線以及并聯(lián)終端的布線，基本上沒有分支旁路。此外，為了減輕反射，還可以選擇降低系統(tǒng)頻率以便在下一個(gè)信號(hào)加載到傳輸線上之前達(dá)到反射穩(wěn)態(tài)，但對(duì)于高速系統(tǒng)來說，在總線頻率達(dá)到一定閡值之后，反射在一個(gè)周期內(nèi)無法達(dá)到穩(wěn)態(tài)，所以這種方法在高速系統(tǒng)中不太實(shí)際。過沖是首個(gè)信號(hào)峰值或谷值超過設(shè)定電壓值，較強(qiáng)的過沖會(huì)導(dǎo)致保護(hù)二級(jí)管過早失效。下沖是指下一個(gè)谷值或峰值，過分的下沖可能會(huì)引起錯(cuò)誤的數(shù)據(jù)操作。過沖與下沖是由走線過長(zhǎng)和信號(hào)變化太快兩方面原因?qū)е碌?。盡管大多數(shù)元件在接收端都有輸入二極管對(duì)其進(jìn)行保護(hù)，但有時(shí)過沖和下沖電平會(huì)在瞬間遠(yuǎn)遠(yuǎn)超過元件可承受的電壓范圍，從而損壞元器件。振鈴表現(xiàn)為信號(hào)反復(fù)出現(xiàn)過沖和下沖，在邏輯電平的門限上下抖動(dòng)，震蕩成欠阻尼狀態(tài)。振鈴主要是由傳輸線上過度的寄生電感和電容引起接收端與源端阻抗失配造成的。同反射一樣，可通過適當(dāng)?shù)亩私舆M(jìn)行抑制。芯片內(nèi)部參考地與系統(tǒng)地之間存在引線電感，芯片輸出管腳與系統(tǒng)地之間存在負(fù)載電容，隨著數(shù)字設(shè)備速度逐漸變快，它們的輸出開關(guān)時(shí)間越來越少。如果地線通過電流的能力不夠，那么當(dāng)大量的開關(guān)電路同時(shí)由邏輯高變?yōu)檫壿嫷蜁r(shí)，就會(huì)導(dǎo)致芯片內(nèi)部參考地的電壓漂移，即地彈。由于地彈與引線電感、負(fù)載電容成正比，所以應(yīng)盡量減小分布電感量，采用輸入電容小的器件以避免讓某個(gè)邏輯門驅(qū)動(dòng)太多的負(fù)載。另外，采用上升沿變化緩慢的器件也可以在一定程度上減小地彈的影響。電磁干擾將導(dǎo)致過量電磁輻射，表現(xiàn)為當(dāng)數(shù)字系統(tǒng)加電運(yùn)行時(shí)，某個(gè)傳輸線得到類似天線的特性，對(duì)周圍環(huán)境輻射電磁波，從而干擾周圍電子設(shè)備的正常工作。它產(chǎn)生的主要原因是電路工作頻率太高以及布局布線不合理。在電路設(shè)計(jì)中，信號(hào)完整性問題是一個(gè)復(fù)雜的問題，往往有許多難以預(yù)料的因素會(huì)影響整個(gè)系統(tǒng)的性能。因此信號(hào)完整性分析在高速電路設(shè)計(jì)中的作用舉足輕重，只有解決好高速設(shè)計(jì)中的信號(hào)完整性問題，高速系統(tǒng)才能準(zhǔn)確、穩(wěn)定地工作。 PCB 具體設(shè)計(jì)西南科技大學(xué)本科生畢業(yè)論文24完成了系統(tǒng)所有的分塊硬件電路設(shè)計(jì)之后，最終要實(shí)現(xiàn)驅(qū)動(dòng)和采樣的一體化設(shè)計(jì)，這就要求各個(gè)模塊電路必須集中到一塊電路板，所以我的 PCB 板設(shè)計(jì)要包括：FPGA 最小系統(tǒng)、CCD 驅(qū)動(dòng)電路模塊、VSP5010 電路模塊。設(shè)計(jì)使用的是 Protel DXP 2022 軟件。本設(shè)計(jì)的原則是盡量縮小電路板的面積，節(jié)約成本，而將信號(hào)完整性分析放在次要位置。本系統(tǒng)所需要的電壓源共 3 個(gè)：12V，為 CCD 正常工作器件供壓；和 ，為 FPGA 和 AFE 供壓。本設(shè)計(jì)采用雙面板，頂層主要放置核心器件，如FPGA，VSP5010 等，底層主要放置一些去耦電容，電阻。由于平時(shí)沒有畫過 PCB，沒有設(shè)計(jì)經(jīng)驗(yàn)，所以在設(shè)計(jì) PCB 的過程中遇到了許多問題，首先遇到的是布局問題，看到由原理圖導(dǎo)入 PCB 文件后的一大堆元件，不知道該怎么排列好，就按照橫豎排列整齊的方法排列，結(jié)果布線的時(shí)候發(fā)現(xiàn)問題很嚴(yán)重，許多線布不通。經(jīng)過老師指導(dǎo)，布局時(shí)應(yīng)該分塊布局，于是把板子分為電源、配置接口、CCD 接口、VSP50擴(kuò)展接口及按鍵等幾個(gè)部分。圖 311 所示為初步布局后的 PCB 效果圖。圖 311 PCB 初步布局效果圖經(jīng)過分塊布局后，設(shè)計(jì)的各個(gè)部分在 PCB 上體現(xiàn)出來，這樣在布線的時(shí)候思路清晰，知道怎么走線最好。西南科技大學(xué)本科生畢業(yè)論文25在布線過程時(shí)，出現(xiàn)不能自動(dòng)布線的問題，而且 FPGA 芯片的引腳全部變綠。檢查后發(fā)現(xiàn)是 FPGA 芯片引腳間距小于布線規(guī)則里設(shè)定的 10mil 安全間距，改為 7mil就解決了。經(jīng)過幾次調(diào)整，自動(dòng)布線全部不通了，但是發(fā)現(xiàn)許多線布得不合理，而且過孔太多，電源的走線也太細(xì)，加工難度太大，不符合設(shè)計(jì)要求，所以決定手動(dòng)布線。還遇到的問題就是如何放置芯片去耦電容。開始時(shí)只是將所有電容并聯(lián)在一起，沒有認(rèn)識(shí)到去耦電容的作用。后來老師指出去耦電容應(yīng)該放在 FPGA 的供電電源引腳和地之間，并該就近安放。最好的方法就是把去耦電容放在芯片的背面，接地端一致朝里，接電源端通過過孔和芯片對(duì)應(yīng)供電腳相連。由于芯片的尺寸較小，0805的電容不好放置，所以更改電容的封裝為 0603，這樣布局更加方便合理。圖 312 為調(diào)整后布線效果圖。21122 112121212121212212121 2121 21 212121212121212134214 3214 3212348765 18327987675473621605998976 10912134156178192022132415261728193013213415361738194014213480148568789091293495 10102130415061708721706986765438576545325104984764543241039837365343231029827625423212022817615413210987654321122 12 121212121212121212 12181 23 45 679 1081 23 45 679 102 121212121202218174321 56 78 910 112 1314 1516 12 34 56 78 91012 34 56 78 9101 2 323202217614312986532144825746434103873653230292765494815107 218121 21 21 21 2121212 12 12 12 1212121212121212122121 1221122112圖 312 布線效果圖修改后的 PCB 已滿足設(shè)計(jì)要求，但在老師指導(dǎo)下再次對(duì)電路進(jìn)行了優(yōu)化。為了充分利用 FPGA 豐富的 I/O 管腳資源，方便電路擴(kuò)展，增加 I/O 接口 J4 到 30 腳，同西南科技大學(xué)本科生畢業(yè)論文26時(shí)增加了按鍵數(shù)目。最后再次對(duì)布線進(jìn)行優(yōu)化，補(bǔ)淚滴，并雙面對(duì)地覆銅。至此完成了全部 PCB 板的設(shè)計(jì)。圖 313 為最終版的未覆銅的 PCB 效果圖。0123121212 12212112121212 12 1212121212121212 1221212112211 210 98 76 54 32 11 23 45 67 89 101 21 21234567891011213141516171819202122324252627282930211 221122112 122121 2121 2121212121212121212121212121213 2 110987654321109876543211 21 21 21 21212112112211212 1212345678910123145167189202232452672893013234536378394014234546748950152354567586346567869701721087106510431021095493291089876854810143142140391837163514312310291827162514231210918716514312109697899601273475678792831567843212341234132412121212256278293013234536738940142345467482432120228176154132109876543211 21 2圖 313 最終版 PCB 效果圖 系統(tǒng)硬件的焊接和測(cè)試經(jīng)過兩周時(shí)間，拿到制作好的 PCB 板，接著就是元器件的焊接和 PCB 電路測(cè)試。首先焊接的是電源模塊和晶振模塊，焊好后通過 5V 供電，得到了穩(wěn)定的 和 電壓輸出，說明電源設(shè)計(jì)符合要求。用示波器測(cè)量晶振輸出引腳，得到了穩(wěn)定的 50MHz 時(shí)鐘信號(hào)，說明晶振也工作正常。其次焊接的是 EP1CVSP5074LVC16245，及其去耦電容，上拉電阻等。這幾塊芯片引腳較多，焊接的時(shí)候必須非常仔細(xì)，不要出現(xiàn)虛焊、短路等問題。最好是第一次就焊好，因?yàn)榈谝淮问亲詈煤傅模鰡栴}的幾率也最小。最后要焊上按鍵、I/O 接口、配置接口以及 LED。全部焊接完成后的系統(tǒng)板如西南科技大學(xué)本科生畢業(yè)論文27圖 314 和圖 315 所示。圖 314 系統(tǒng)板正面圖西南科技大學(xué)本科生畢業(yè)論文28圖 315 系統(tǒng)板反面圖系統(tǒng)電路板是否設(shè)計(jì)成功，關(guān)鍵要看硬件電路板的各個(gè)部分工作狀況。要測(cè)試系統(tǒng)電路板的工作狀態(tài)，只需要對(duì)主芯片 FPGA 進(jìn)行配置，再通過它對(duì)按鍵、LED指示燈、74LVC16245 進(jìn)行測(cè)試。測(cè)試方案如圖 316 所示。圖 316 測(cè)試方案原理圖首先通過 altpll0 模塊對(duì) 50MHz 的時(shí)鐘進(jìn)行 2 倍頻，如果倍頻成功，就說明FPGA 的 PLL 工作正常。倍頻后的時(shí)鐘再通過兩個(gè) 24 位的計(jì)數(shù)器 lpm counter0 分頻，驅(qū)動(dòng)電路板上的 LED3 和 LED4，使其不斷閃爍。對(duì) LED3 通過一個(gè)與門處理，使其在按鍵 KEY3 長(zhǎng)按時(shí)會(huì)一直亮，否則就不斷閃爍。 其次設(shè)計(jì)了按鍵 KEY1 和 KEY2 分別控制 LED1 和 LED2 的亮滅。最后為了測(cè)試 74LVC16245，試將計(jì)數(shù)器的 q[11]～q[16]作為 CCD 驅(qū)動(dòng)信號(hào)送到 74LVC16245 的輸入端。仿真正確并綜合后 JTAG 口將程序成功下載到系統(tǒng)板后，出現(xiàn)的現(xiàn)象及結(jié)論：（1）LED LED4 不停閃爍，按下 KEY3 后，LED3 長(zhǎng)亮。按下KEY KEY2 后，LEDLED2 亮。以上現(xiàn)象說明 FPGA 芯片已成功配置并工作正常，按鍵和 LED 模塊工作正常。（2）用示波器測(cè)試 74LVC16245 的輸出，得到了穩(wěn)定的方波，頻率與q[11]～q[16]相符。以上現(xiàn)象說明 74LVC16245 工作正常。西南科技大學(xué)本科生畢業(yè)論文29第 4 章 FPGA 設(shè)計(jì) FPGA 設(shè)計(jì)方案采集裝置的順利工作，除了需要有硬件平臺(tái)外，還需要有軟件來支持。在本課題中，數(shù)據(jù)傳輸都是圍繞 FPGA 來實(shí)現(xiàn)的，所以 FPGA 軟件的設(shè)計(jì)是整個(gè)采集系統(tǒng)的靈魂。下面分別介紹 CCD 驅(qū)動(dòng)、VSP5010 配置、雙口 RAM 緩沖器以及采控主模塊的程序設(shè)計(jì)。圖 所示為 FPGA 設(shè)計(jì)方案。V S P 5 0 1 0參數(shù)配置T C