【正文】 時(shí)過(guò)沖和下沖電平會(huì)在瞬間遠(yuǎn)遠(yuǎn)超過(guò)元件可承受的電壓范圍，從而損壞元器件。芯片內(nèi)部參考地與系統(tǒng)地之間存在引線電感，芯片輸出管腳與系統(tǒng)地之間存在負(fù)載電容，隨著數(shù)字設(shè)備速度逐漸變快，它們的輸出開關(guān)時(shí)間越來(lái)越少。電磁干擾將導(dǎo)致過(guò)量電磁輻射，表現(xiàn)為當(dāng)數(shù)字系統(tǒng)加電運(yùn)行時(shí)，某個(gè)傳輸線得到類似天線的特性，對(duì)周圍環(huán)境輻射電磁波，從而干擾周圍電子設(shè)備的正常工作。 PCB 具體設(shè)計(jì)西南科技大學(xué)本科生畢業(yè)論文24完成了系統(tǒng)所有的分塊硬件電路設(shè)計(jì)之后，最終要實(shí)現(xiàn)驅(qū)動(dòng)和采樣的一體化設(shè)計(jì)，這就要求各個(gè)模塊電路必須集中到一塊電路板，所以我的 PCB 板設(shè)計(jì)要包括：FPGA 最小系統(tǒng)、CCD 驅(qū)動(dòng)電路模塊、VSP5010 電路模塊。本設(shè)計(jì)采用雙面板，頂層主要放置核心器件，如FPGA，VSP5010 等，底層主要放置一些去耦電容，電阻。圖 311 PCB 初步布局效果圖經(jīng)過(guò)分塊布局后，設(shè)計(jì)的各個(gè)部分在 PCB 上體現(xiàn)出來(lái)，這樣在布線的時(shí)候思路清晰，知道怎么走線最好。還遇到的問(wèn)題就是如何放置芯片去耦電容。由于芯片的尺寸較小，0805的電容不好放置，所以更改電容的封裝為 0603，這樣布局更加方便合理。最后再次對(duì)布線進(jìn)行優(yōu)化，補(bǔ)淚滴，并雙面對(duì)地覆銅。首先焊接的是電源模塊和晶振模塊，焊好后通過(guò) 5V 供電，得到了穩(wěn)定的 和 電壓輸出，說(shuō)明電源設(shè)計(jì)符合要求。最好是第一次就焊好，因?yàn)榈谝淮问亲詈煤傅?，出?wèn)題的幾率也最小。要測(cè)試系統(tǒng)電路板的工作狀態(tài)，只需要對(duì)主芯片 FPGA 進(jìn)行配置，再通過(guò)它對(duì)按鍵、LED指示燈、74LVC16245 進(jìn)行測(cè)試。對(duì) LED3 通過(guò)一個(gè)與門處理，使其在按鍵 KEY3 長(zhǎng)按時(shí)會(huì)一直亮，否則就不斷閃爍。按下KEY KEY2 后，LEDLED2 亮。西南科技大學(xué)本科生畢業(yè)論文29第 4 章 FPGA 設(shè)計(jì) FPGA 設(shè)計(jì)方案采集裝置的順利工作，除了需要有硬件平臺(tái)外，還需要有軟件來(lái)支持。V S P 5 0 1 0參數(shù)配置T C D。下面分別介紹 CCD 驅(qū)動(dòng)、VSP5010 配置、雙口 RAM 緩沖器以及采控主模塊的程序設(shè)計(jì)。（2）用示波器測(cè)試 74LVC16245 的輸出，得到了穩(wěn)定的方波，頻率與q[11]～q[16]相符。最后為了測(cè)試 74LVC16245，試將計(jì)數(shù)器的 q[11]～q[16]作為 CCD 驅(qū)動(dòng)信號(hào)送到 74LVC16245 的輸入端。圖 316 測(cè)試方案原理圖首先通過(guò) altpll0 模塊對(duì) 50MHz 的時(shí)鐘進(jìn)行 2 倍頻，如果倍頻成功，就說(shuō)明FPGA 的 PLL 工作正常。全部焊接完成后的系統(tǒng)板如西南科技大學(xué)本科生畢業(yè)論文27圖 314 和圖 315 所示。其次焊接的是 EP1CVSP5074LVC16245，及其去耦電容，上拉電阻等。圖 313 為最終版的未覆銅的 PCB 效果圖。21122 112121212121212212121 2121 21 212121212121212134214 3214 3212348765 18327987675473621605998976 10912134156178192022132415261728193013213415361738194014213480148568789091293495 10102130415061708721706986765438576545325104984764543241039837365343231029827625423212022817615413210987654321122 12 121212121212121212 12181 23 45 679 1081 23 45 679 102 121212121202218174321 56 78 910 112 1314 1516 12 34 56 78 91012 34 56 78 9101 2 323202217614312986532144825746434103873653230292765494815107 218121 21 21 21 2121212 12 12 12 1212121212121212122121 1221122112圖 312 布線效果圖修改后的 PCB 已滿足設(shè)計(jì)要求，但在老師指導(dǎo)下再次對(duì)電路進(jìn)行了優(yōu)化。后來(lái)老師指出去耦電容應(yīng)該放在 FPGA 的供電電源引腳和地之間，并該就近安放。檢查后發(fā)現(xiàn)是 FPGA 芯片引腳間距小于布線規(guī)則里設(shè)定的 10mil 安全間距，改為 7mil就解決了。經(jīng)過(guò)老師指導(dǎo)，布局時(shí)應(yīng)該分塊布局，于是把板子分為電源、配置接口、CCD 接口、VSP50擴(kuò)展接口及按鍵等幾個(gè)部分。本設(shè)計(jì)的原則是盡量縮小電路板的面積，節(jié)約成本，而將信號(hào)完整性分析放在次要位置。在電路設(shè)計(jì)中，信號(hào)完整性問(wèn)題是一個(gè)復(fù)雜的問(wèn)題，往往有許多難以預(yù)料的因素會(huì)影響整個(gè)系統(tǒng)的性能。由于地彈與引線電感、負(fù)載電容成正比，所以應(yīng)盡量減小分布電感量，采用輸入電容小的器件以避免讓某個(gè)邏輯門驅(qū)動(dòng)太多的負(fù)載。振鈴主要是由傳輸線上過(guò)度的寄生電感和電容引起接收端與源端阻抗失配造成的。下沖是指下一個(gè)谷值或峰值，過(guò)分的下沖可能會(huì)引起錯(cuò)誤的數(shù)據(jù)操作。常用的布線拓?fù)浞椒ㄓ袠錉罘ā⒕真湻?、星狀法和回路法?？梢圆捎孟冗M(jìn)的 EDA 工具進(jìn)行仿真來(lái)解決信號(hào)的反射、串?dāng)_問(wèn)題。信號(hào)完整性問(wèn)題主要包括反射、振鈴、信號(hào)過(guò)沖以及信號(hào)之間的串?dāng)_等。此外，膜(Mask) 在 PCB 制作過(guò)程中也是必不可少的，根據(jù)其所起的作用，可分為助焊膜和阻焊膜。從俯視角度觀察過(guò)孔，包含兩個(gè)尺寸，即通孔直徑和過(guò)孔直徑。當(dāng)遇到需要在元器件引腳之間進(jìn)行布線的情況時(shí)，將焊盤設(shè)計(jì)成橢圓形或扁圓形往往事半功倍。焊盤的作用是連接元器件引腳和導(dǎo)線。元器件封裝包括電子元器件的外形尺寸以及焊盤的位置，這是元器件被焊接到電路板上時(shí)的重要參考。在雙面板上進(jìn)行設(shè)計(jì)相對(duì)比較容易，而且成本較低，因此用雙面板制作電路是比較理想的選擇。單面板一面有敷銅，另一面沒有敷銅，用戶只可在有敷銅的一面放置元器件和進(jìn)行布線。西南科技大學(xué)本科生畢業(yè)論文21R10K2VIO3456789JASMPT DE_CLNFnGUB圖 310 FPGA 配置電路本系統(tǒng)采用 AS+JTAG 方式。EPCS 系列配置器件專供 AS 模式，如 EPCS1，EPCS4 。EP1C3TQ144C8 除表 33 所示的特點(diǎn)外，其它特性如下：內(nèi)核工作電壓為 ；片上的鎖相環(huán)電路可以提供輸入時(shí)鐘的 1～32 分頻或倍頻、156～417ps 移相或可變占空比的時(shí)鐘輸出，輸出時(shí)鐘信號(hào)的特性可直接在開發(fā)軟件里設(shè)定。這些業(yè)界最高效架構(gòu)特性的組合使得 FPGA 系列成為ASIC 最靈活和最合算的替代方案。Cyclone FPGA 支持各種單端 I/O 標(biāo)準(zhǔn)如 LVTTL、LVCMOS、PCI 和 SSTL2/3，通過(guò) LVDS 和 RSDS 標(biāo)準(zhǔn)提供多達(dá) 129 個(gè)通道的差分 I/O 支持。VSP5010 的硬件電路設(shè)計(jì)如下圖 39 所示。它的工作原理是：首先，通過(guò)對(duì)相應(yīng)寄存器配置，獲得需要的箝位電平，可調(diào)范圍為 0～510 LSB；然后，在信號(hào)的消隱期，ADC 的輸出電壓與用戶通過(guò)寄存器配置的黑電平向比較；最后，比較后的信號(hào)通過(guò)濾波降低噪聲，將修正的信號(hào)通過(guò) DAC 重新輸入 ADC。與其它模擬前端芯片的結(jié)構(gòu)不同，VSP5010 在 CCD 信號(hào)進(jìn)入芯片后就去除了這個(gè)偏移電平，這樣做有兩個(gè)好處：其一是減小對(duì)芯片采集通道中的黑電平箝位模塊的影響，其二是確保 DPGA 有更大的電壓放大的空間。由于 CCD 每個(gè)像元的輸出信號(hào)中既包含有光敏信號(hào)，也包含有復(fù)位脈沖電壓信號(hào)，若在光電信號(hào)的積分開始時(shí)刻和積分結(jié)束時(shí)刻，分別對(duì)輸出信號(hào)采樣（在一個(gè)信號(hào)輸出周期內(nèi)，產(chǎn)生兩個(gè)采樣脈沖，分別采樣輸出信號(hào)的兩個(gè)電平，即一次是對(duì)復(fù)位電平進(jìn)行采樣，另一次是對(duì)信號(hào)電平進(jìn)行采樣） ，并且使得兩次采樣時(shí)間之間的間隔遠(yuǎn)小于時(shí)間常數(shù) RC（R 為復(fù)位管的導(dǎo)通電阻） ，這樣兩次采樣的噪聲電壓相差無(wú)幾，兩次采樣的時(shí)間又是相關(guān)的。因此，CCD 的輸出信號(hào)往往不能直接加到后續(xù)放大器的輸入端。主要包含直流重建、相關(guān)雙采樣、輸入箝位、可編程增益放大器（DPGA） 、黑電平箝位、A/D 轉(zhuǎn)換器等模塊。VSP5010 可以工作在三種模式下，對(duì) CCD 信號(hào)、模擬視頻信號(hào)和普通的交西南科技大學(xué)本科生畢業(yè)論文15流信號(hào)進(jìn)行 A/D 轉(zhuǎn)。這樣的方案由于采用了單芯片設(shè)計(jì)方案，系統(tǒng)將具有更好的可靠性、穩(wěn)定性。AFE 的作用就是將 CCD 輸出的模擬圖像信號(hào)箝位和放大到 A/D 轉(zhuǎn)換器所需要的電平。由于 74LVC16245 可以同時(shí)驅(qū)動(dòng)兩片 TCD1501D，所以這里設(shè)計(jì)了兩個(gè)接口 P1 和P2。其工作方式如表 所示。光譜響應(yīng)范圍從 400nm 到 1100nm，峰值對(duì)應(yīng)的波長(zhǎng)為 550nm。 表 31 TCD1501D 引腳說(shuō)明 圖 33 TCD1501D 管腳圖 圖 34 所示為 TCD1501D 原理結(jié)構(gòu)圖，由圖可知， TCD1501D 由光敏區(qū)、轉(zhuǎn)移柵、模擬移位寄存器及信號(hào)輸出單元組成。為了保證CCD 圖像傳感器正確穩(wěn)定的工作并充分發(fā)揮它的光電轉(zhuǎn)換功能，必須設(shè)計(jì)出能夠產(chǎn)生符合 CCD 器件工作所需時(shí)序的驅(qū)動(dòng)控制電路。分辨率與 CCD 器件的像素尺寸有直接關(guān)系，像素尺寸越小，分辨率越高。分辨率分辨率是攝像器件最重要的參數(shù)之一，它表明 CCD 成像器件對(duì)景物細(xì)節(jié)的鑒別能力。以上 3 種噪聲源是獨(dú)立無(wú)關(guān)的，所以 CCD 得總噪聲功率是它們的均方和。累積性是指轉(zhuǎn)移噪聲是在轉(zhuǎn)移過(guò)程中逐次累積起來(lái)的，與轉(zhuǎn)移次數(shù)成正比。(1) 散粒噪聲在 CCD 中，無(wú)論是光注入、電注入還是熱產(chǎn)生的信號(hào)電荷包的電子數(shù)總有一定的不確定性，也就是圍繞平均值上下變化，形成噪聲。例如，CCD 對(duì)藍(lán)光的響應(yīng)是比較差的，這是因?yàn)樵诙嗑Ч柚兴{(lán)光被吸收的比較厲害，以及在多晶硅—氧化物—硅等層中引起的多層干涉的結(jié)果。靈敏度指在一定光譜范圍內(nèi)單位曝光量的輸出信號(hào)電壓(電流)。暗電流CCD 成像器件在既無(wú)光注入又無(wú)電注入情況下的輸出信號(hào)稱暗信號(hào)，即暗電流。N 個(gè)電荷包依次沿著 CCD 串行傳輸，每驅(qū)動(dòng)一個(gè)周期，各信號(hào)電荷包向輸出端方向轉(zhuǎn)移一位，第一個(gè)驅(qū)動(dòng)周期輸出第一個(gè)光敏元信號(hào)電荷包。經(jīng)過(guò)一定時(shí)刻后，各電極上的電壓發(fā)生變化，電荷包向右移動(dòng)。F P G AE P 1 C 3A F EV S P 5 0 1 0電源配置電路 I O 接口電壓轉(zhuǎn)換7 4 L V C 1 6 2 4 5晶振C C DT C D 1 5 0 1 D圖 31 系統(tǒng)硬件結(jié)構(gòu)圖 CCD 硬件設(shè)計(jì) CCD 工作原理 CCD 是基于金屬 —氧化物 —半導(dǎo)體技術(shù)的光電轉(zhuǎn)換器件，它是由很多光敏像元組成的，即在 P 型( 或 N 型)硅襯底的表面用氧化方法形成一層厚度約 的二氧化硅層，再在二氧化硅上蒸鍍一層金屬膜，并用光刻的方法制成柵狀電極。西南科技大學(xué)本科生畢業(yè)論文8第 3 章 系統(tǒng)硬件設(shè)計(jì) 系統(tǒng)硬件結(jié)構(gòu)系統(tǒng)主要完成的任務(wù)是將采集到的圖像數(shù)據(jù)傳輸?shù)接?jì)算機(jī)中處理，這一過(guò)程需要完善的硬件平臺(tái)作為保障才能將大量數(shù)據(jù)實(shí)時(shí)無(wú)誤的傳輸。在本系統(tǒng)設(shè)計(jì)中，采用了國(guó)際上通用的 VHDL 語(yǔ)言對(duì)某些具有特定功能的邏輯模塊進(jìn)行設(shè)計(jì)。Quartus II 開發(fā)系統(tǒng)具有強(qiáng)大的處理能力和高度的靈活性，它的優(yōu)點(diǎn)主要表現(xiàn)在以下方面：與結(jié)構(gòu)無(wú)關(guān)：Quartus II 系統(tǒng)的編譯程序，支持 Altera 全部系列的 PLD 產(chǎn)品，提供與結(jié)構(gòu)無(wú)關(guān)的設(shè)計(jì)開發(fā)環(huán)境，具有強(qiáng)大的邏輯綜合與優(yōu)化功能。 　 　 Protel DXP 2022 已 不 是 單 純 的 PCB（ 印 制 電 路 板 ） 設(shè) 計(jì) 工 具 ， 而 是 由 多 個(gè)模 塊 組 成 的 系 統(tǒng) 工 具 ， 分 別 是 SCH（ 原 理 圖 ） 設(shè) 計(jì) 、 SCH（ 原 理 圖 ） 仿 真 、PCB（ 印 制 電 路 板 ） 設(shè) 計(jì) 、 Auto Router（ 自 動(dòng) 布 線 器 ） 和 FPGA 設(shè) 計(jì) 等 ， 覆 蓋了 以 PCB 為 核 心 的 整 個(gè) 物 理 設(shè) 計(jì) 。目前，EDA 技術(shù)已經(jīng)成為現(xiàn)代電子設(shè)計(jì)領(lǐng)域的基本手段，涵蓋印制電路板(PCB)設(shè)計(jì)、可編程邏輯器件開發(fā)、專用集成芯片設(shè)計(jì)以及系統(tǒng)驗(yàn)證等諸多領(lǐng)域。EDA 是電子設(shè)計(jì)自動(dòng)化(Electronic Design Automation)的縮寫，在 20 世紀(jì) 90 年代初從計(jì)算機(jī)輔助設(shè)計(jì)(CAD)、計(jì)算機(jī)輔助制造(CAM)、計(jì)算機(jī)輔助測(cè)試(CAT)和計(jì)算機(jī)輔助工程(CAE) 的概念發(fā)展而來(lái)的。照明系統(tǒng)被測(cè)對(duì)象模擬前端處理線陣C C D緩存器計(jì)算機(jī)傳輸接口邏輯控制圖 21 系統(tǒng)總體結(jié)構(gòu) 系統(tǒng)開發(fā)工具20 世紀(jì) 90 年代，國(guó)際上在電子和計(jì)算機(jī)技術(shù)方面較先進(jìn)的國(guó)家，一直在積極探索新的電