【正文】 數(shù)轉(zhuǎn)換等功能。VSP5010 的引腳圖如圖 37 所示。在實(shí)際電路設(shè)計(jì)中，將 CCD 輸出信號經(jīng)過一個(gè) 的耦合電容連接到 VSP5010 的 CCD 信號輸入引腳，在耦合電容端產(chǎn)生一個(gè)理想的直流偏置電壓，可以將 CCD 信號的直流電平箝位在 左右。VSP5010 的配置由 FPGA負(fù)責(zé)完成。Cyclone 器件具有為大批量價(jià)格敏感應(yīng)用優(yōu)化的功能集，這些應(yīng)用市場包括消費(fèi)類、工業(yè)類、汽車業(yè)、計(jì)算機(jī)和通信類。 Cyclone FPGA 綜合考慮了邏輯、存儲器、PLL 和高級 I/O 接口，是價(jià)格敏感應(yīng)用的最佳選擇。JTAG 方式：JTAG 方式是所有配置方式中優(yōu)先級最高的，它利用 中定義的 JTAG 標(biāo)準(zhǔn)接口進(jìn)行配置。雙面板包括頂層和底層，均有敷銅，都可以進(jìn)行布線。元器件封裝的命名標(biāo)準(zhǔn)一般為元器件類型加上焊盤距離或者焊盤數(shù)，通?？梢愿鶕?jù)元器件封裝編號來判斷元器件的相關(guān)參數(shù)。為連通 PCB 板各層之間的電路，在需要連通的導(dǎo)線交匯處鉆上一個(gè)公共孔，這就是過孔。阻焊膜則正好相反，為了阻止電路板上非焊盤處的銅箔粘錫，焊盤以外的各部分都要涂敷阻焊膜。反射是源端與負(fù)載端阻抗不匹配導(dǎo)致的，負(fù)載會將一部分電壓反射回源端。盡管大多數(shù)元件在接收端都有輸入二極管對其進(jìn)行保護(hù)，但有時(shí)過沖和下沖電平會在瞬間遠(yuǎn)遠(yuǎn)超過元件可承受的電壓范圍，從而損壞元器件。電磁干擾將導(dǎo)致過量電磁輻射，表現(xiàn)為當(dāng)數(shù)字系統(tǒng)加電運(yùn)行時(shí)，某個(gè)傳輸線得到類似天線的特性，對周圍環(huán)境輻射電磁波，從而干擾周圍電子設(shè)備的正常工作。本設(shè)計(jì)采用雙面板，頂層主要放置核心器件，如FPGA，VSP5010 等，底層主要放置一些去耦電容，電阻。還遇到的問題就是如何放置芯片去耦電容。最后再次對布線進(jìn)行優(yōu)化，補(bǔ)淚滴，并雙面對地覆銅。最好是第一次就焊好，因?yàn)榈谝淮问亲詈煤傅?，出問題的幾率也最小。對 LED3 通過一個(gè)與門處理，使其在按鍵 KEY3 長按時(shí)會一直亮，否則就不斷閃爍。西南科技大學(xué)本科生畢業(yè)論文29第 4 章 FPGA 設(shè)計(jì) FPGA 設(shè)計(jì)方案采集裝置的順利工作，除了需要有硬件平臺外，還需要有軟件來支持。下面分別介紹 CCD 驅(qū)動、VSP5010 配置、雙口 RAM 緩沖器以及采控主模塊的程序設(shè)計(jì)。最后為了測試 74LVC16245，試將計(jì)數(shù)器的 q[11]～q[16]作為 CCD 驅(qū)動信號送到 74LVC16245 的輸入端。全部焊接完成后的系統(tǒng)板如西南科技大學(xué)本科生畢業(yè)論文27圖 314 和圖 315 所示。圖 313 為最終版的未覆銅的 PCB 效果圖。后來老師指出去耦電容應(yīng)該放在 FPGA 的供電電源引腳和地之間，并該就近安放。經(jīng)過老師指導(dǎo)，布局時(shí)應(yīng)該分塊布局，于是把板子分為電源、配置接口、CCD 接口、VSP50擴(kuò)展接口及按鍵等幾個(gè)部分。在電路設(shè)計(jì)中，信號完整性問題是一個(gè)復(fù)雜的問題，往往有許多難以預(yù)料的因素會影響整個(gè)系統(tǒng)的性能。振鈴主要是由傳輸線上過度的寄生電感和電容引起接收端與源端阻抗失配造成的。常用的布線拓?fù)浞椒ㄓ袠錉罘?、菊鏈法、星狀法和回路法。信號完整性問題主要包括反射、振鈴、信號過沖以及信號之間的串?dāng)_等。從俯視角度觀察過孔，包含兩個(gè)尺寸，即通孔直徑和過孔直徑。焊盤的作用是連接元器件引腳和導(dǎo)線。在雙面板上進(jìn)行設(shè)計(jì)相對比較容易，而且成本較低，因此用雙面板制作電路是比較理想的選擇。西南科技大學(xué)本科生畢業(yè)論文21R10K2VIO3456789JASMPT DE_CLNFnGUB圖 310 FPGA 配置電路本系統(tǒng)采用 AS+JTAG 方式。EP1C3TQ144C8 除表 33 所示的特點(diǎn)外，其它特性如下：內(nèi)核工作電壓為 ；片上的鎖相環(huán)電路可以提供輸入時(shí)鐘的 1～32 分頻或倍頻、156～417ps 移相或可變占空比的時(shí)鐘輸出，輸出時(shí)鐘信號的特性可直接在開發(fā)軟件里設(shè)定。Cyclone FPGA 支持各種單端 I/O 標(biāo)準(zhǔn)如 LVTTL、LVCMOS、PCI 和 SSTL2/3，通過 LVDS 和 RSDS 標(biāo)準(zhǔn)提供多達(dá) 129 個(gè)通道的差分 I/O 支持。它的工作原理是：首先，通過對相應(yīng)寄存器配置，獲得需要的箝位電平，可調(diào)范圍為 0～510 LSB；然后，在信號的消隱期，ADC 的輸出電壓與用戶通過寄存器配置的黑電平向比較；最后，比較后的信號通過濾波降低噪聲，將修正的信號通過 DAC 重新輸入 ADC。由于 CCD 每個(gè)像元的輸出信號中既包含有光敏信號，也包含有復(fù)位脈沖電壓信號，若在光電信號的積分開始時(shí)刻和積分結(jié)束時(shí)刻，分別對輸出信號采樣（在一個(gè)信號輸出周期內(nèi)，產(chǎn)生兩個(gè)采樣脈沖，分別采樣輸出信號的兩個(gè)電平，即一次是對復(fù)位電平進(jìn)行采樣，另一次是對信號電平進(jìn)行采樣） ，并且使得兩次采樣時(shí)間之間的間隔遠(yuǎn)小于時(shí)間常數(shù) RC（R 為復(fù)位管的導(dǎo)通電阻） ，這樣兩次采樣的噪聲電壓相差無幾，兩次采樣的時(shí)間又是相關(guān)的。主要包含直流重建、相關(guān)雙采樣、輸入箝位、可編程增益放大器（DPGA） 、黑電平箝位、A/D 轉(zhuǎn)換器等模塊。這樣的方案由于采用了單芯片設(shè)計(jì)方案，系統(tǒng)將具有更好的可靠性、穩(wěn)定性。由于 74LVC16245 可以同時(shí)驅(qū)動兩片 TCD1501D，所以這里設(shè)計(jì)了兩個(gè)接口 P1 和P2。光譜響應(yīng)范圍從 400nm 到 1100nm，峰值對應(yīng)的波長為 550nm。為了保證CCD 圖像傳感器正確穩(wěn)定的工作并充分發(fā)揮它的光電轉(zhuǎn)換功能，必須設(shè)計(jì)出能夠產(chǎn)生符合 CCD 器件工作所需時(shí)序的驅(qū)動控制電路。分辨率分辨率是攝像器件最重要的參數(shù)之一，它表明 CCD 成像器件對景物細(xì)節(jié)的鑒別能力。累積性是指轉(zhuǎn)移噪聲是在轉(zhuǎn)移過程中逐次累積起來的，與轉(zhuǎn)移次數(shù)成正比。例如，CCD 對藍(lán)光的響應(yīng)是比較差的，這是因?yàn)樵诙嗑Ч柚兴{(lán)光被吸收的比較厲害，以及在多晶硅—氧化物—硅等層中引起的多層干涉的結(jié)果。暗電流CCD 成像器件在既無光注入又無電注入情況下的輸出信號稱暗信號，即暗電流。經(jīng)過一定時(shí)刻后，各電極上的電壓發(fā)生變化，電荷包向右移動。西南科技大學(xué)本科生畢業(yè)論文8第 3 章 系統(tǒng)硬件設(shè)計(jì) 系統(tǒng)硬件結(jié)構(gòu)系統(tǒng)主要完成的任務(wù)是將采集到的圖像數(shù)據(jù)傳輸?shù)接?jì)算機(jī)中處理，這一過程需要完善的硬件平臺作為保障才能將大量數(shù)據(jù)實(shí)時(shí)無誤的傳輸。Quartus II 開發(fā)系統(tǒng)具有強(qiáng)大的處理能力和高度的靈活性，它的優(yōu)點(diǎn)主要表現(xiàn)在以下方面：與結(jié)構(gòu)無關(guān)：Quartus II 系統(tǒng)的編譯程序，支持 Altera 全部系列的 PLD 產(chǎn)品，提供與結(jié)構(gòu)無關(guān)的設(shè)計(jì)開發(fā)環(huán)境，具有強(qiáng)大的邏輯綜合與優(yōu)化功能。目前，EDA 技術(shù)已經(jīng)成為現(xiàn)代電子設(shè)計(jì)領(lǐng)域的基本手段，涵蓋印制電路板(PCB)設(shè)計(jì)、可編程邏輯器件開發(fā)、專用集成芯片設(shè)計(jì)以及系統(tǒng)驗(yàn)證等諸多領(lǐng)域。照明系統(tǒng)被測對象模擬前端處理線陣C C D緩存器計(jì)算機(jī)傳輸接口邏輯控制圖 21 系統(tǒng)總體結(jié)構(gòu) 系統(tǒng)開發(fā)工具20 世紀(jì) 90 年代，國際上在電子和計(jì)算機(jī)技術(shù)方面較先進(jìn)的國家，一直在積極探索新的電子電路設(shè)計(jì)方法，并在設(shè)計(jì)方法、工具等方面進(jìn)行了徹底的變革，并取得了巨大成功。圖像采集系統(tǒng)的硬件設(shè)計(jì)(1) 線陣 CCD 驅(qū)動電路設(shè)計(jì)。在器件結(jié)構(gòu)方面，最引人注目的有幀內(nèi)線轉(zhuǎn)移 CCD(FITCCD)，亞電子噪聲 CCD（NSE CCD） 。如要改變驅(qū)動電路的時(shí)序，增加某些功能，僅需要對器件重新編程即可，在不改變?nèi)魏斡布那闆r下，即可實(shí)現(xiàn)驅(qū)動電路的更新?lián)Q代。在 CCD 應(yīng)用技術(shù)中，現(xiàn)代化測試技術(shù)和科學(xué)研究對 CCD 圖像采集系統(tǒng)的要求日益提高，隨著高速高性能數(shù)字信號處理器的出現(xiàn)，傳統(tǒng)的 CCD 圖像采集系統(tǒng)速度慢、處理功能簡單，已不能很好地滿足一些特殊要求，尤其在高速動態(tài)目標(biāo)的識別和實(shí)時(shí)快速檢測方面存在著 CCD 信號數(shù)據(jù)處理時(shí)間限制系統(tǒng)測量速度的瓶頸。CCD 器件按其感光單元的排列方式分為線陣 CCD 和面陣 CCD 兩類，如圖 11和圖 12 所示。對本文的研究做出重要貢獻(xiàn)的個(gè)人和集體，均已在文中以明確方式標(biāo)明。該控制板選用了Altera 公司的 Cyclone 系列 FPGA 和 TI 公司的專用圖像信號處理芯片VSP5010，由 FPGA 對 VSP5010 進(jìn)行配置，生成雙路 CCD 驅(qū)動脈沖，控制接收 A/D 變換后的圖像數(shù)據(jù)，并以適當(dāng)?shù)慕涌诜绞綄⒉杉瘮?shù)據(jù)送入計(jì)算機(jī)以便進(jìn)行后期處理。盡我所知，除文中特別加以標(biāo)注和致謝的地方外，不包含其他人或組織已經(jīng)發(fā)表或公布過的研究成果，也不包含我為獲得 及其它教育機(jī)構(gòu)的學(xué)位或?qū)W歷而使用過的材料。本人授權(quán)　　 　 　大學(xué)可以將本學(xué)位論文的全部或部分內(nèi)容編入有關(guān)數(shù)據(jù)庫進(jìn)行檢索，可以采用影印、縮印或掃描等復(fù)制手段保存和匯編本學(xué)位論文。缺點(diǎn)是像元總數(shù)多，而每行的像元數(shù)一般較線陣少，幀幅率受到限制，而線陣 CCD 的優(yōu)點(diǎn)是一維像元數(shù)可以做得很多，而且像元尺寸比較靈活，幀幅數(shù)高，特別適用于一維動態(tài)目標(biāo)的測量。早期的CCD驅(qū)動電路幾乎全部是由普通數(shù)字電路芯片實(shí)現(xiàn)的,需要焊接很多電子元件,導(dǎo)致整個(gè)電路體積較大、設(shè)計(jì)復(fù)雜且過于偏重于硬件的實(shí)現(xiàn)。高速化隨著 CCD 像元數(shù)不斷增加，其工作頻率也需相應(yīng)提高。拼接技術(shù)可根據(jù)應(yīng)用需要靈活選擇拼接器件和拼接規(guī)模，這對軍事應(yīng)用、天文觀測、光譜分析等是特別有用的?；?FPGA 的邏輯電路設(shè)計(jì)利用 VHDL 語言完成線陣 CCD 的驅(qū)動時(shí)序模塊、模擬前端處理器（AFE ）配置時(shí)序模塊、內(nèi)部緩存 RAM 模塊以及總體控制模塊的設(shè)計(jì)。這一切極大地改變了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)方法、設(shè)計(jì)過程和設(shè)計(jì)觀念，促進(jìn)了 EDA 技術(shù)的迅速發(fā)展。 當(dāng) 前 比 較 流 行 的 Protel 9 Protel 99 SE， 就 是 它 的 前 期 版 本 。豐富的設(shè)計(jì)庫：Quartus II 提供豐富的庫單元供設(shè)計(jì)者調(diào)用，其中包括各類常用的基本數(shù)字器件，以及參數(shù)化的宏單元模塊(MegaFunction)。FPGA 是整個(gè)系統(tǒng)的控制核心，系統(tǒng)采用的是 Altera 公司 Cyclone 系列的 EP1C3 來產(chǎn)生線陣 CCD 圖像傳感器、模擬前端處理器的驅(qū)動脈沖和控制信號，并把VSP5010 輸出的數(shù)字圖像信號緩存于利用 IP 核(Intellectual Property core)產(chǎn)生的內(nèi)部雙口 RAM 緩存器中。光敏區(qū)由 N 個(gè)光敏元排成一列，光敏單元始終進(jìn)行光積分，當(dāng)轉(zhuǎn)移柵加高電平時(shí)，N 個(gè)光信號電荷包并行轉(zhuǎn)移到所對應(yīng)的那位 CCD 中，然后，轉(zhuǎn)移柵加低電平，轉(zhuǎn)移中斷，進(jìn)行下一行積分。暗電流的危害主要有兩個(gè)方面，即限制器件的低頻限和引起固定圖像噪聲。噪聲CCD 的噪聲可歸納為三類:散粒噪聲、轉(zhuǎn)移噪聲和熱噪聲。(3) 熱噪聲熱噪聲是由于固體中載流子的無規(guī)則熱運(yùn)動引起的，在 OK 以上，無論其中有無外加電流通過，都有熱噪聲，對信號電荷注入及輸出影響最大，它相當(dāng)于電阻熱噪聲和電容的總寬帶噪聲之和。例如一個(gè) CCD 能分辨的最大空間頻率為20lp/mm，則可分辨的最小尺寸為 。芯片封裝形式為 DIP22 雙列直插式，TCD1501D 的管腳分部和結(jié)構(gòu)如圖 33 所示，表 31 為引腳名稱說明。由于 74LVC16245 輸入高電平的最小值為 2V，輸出高電平為5V，所以利用它達(dá)到了驅(qū)動 TCD1501D 所需高電平電壓值的作用。CCD 圖像傳感器輸出的模擬圖像信號需要經(jīng)過信號調(diào)理和 A/D 轉(zhuǎn)換，使之成為數(shù)字信號形式，這樣才能傳給后端處理器。它內(nèi)含最高 31MSPS 的相關(guān)雙采樣（CDS）電路、可編程增益放大器（DPGA） 、14 位精度的最高采樣率為 31MSPS 的 A/D 轉(zhuǎn)換器。由于 CCD 的輸出信號因?yàn)榘艘粋€(gè)較大的直流成分，這個(gè)直流量很容易造成放大器的飽和或者引起共模效應(yīng)。一些 CCD 信號有很大的黑電平偏移電壓，如果不及時(shí)將這個(gè)偏移量去除，將會對芯片內(nèi)部 DPGA 電路的可用放大空間有很大的影響。它的高性能體現(xiàn)在：精度為 14 位；采樣率為 30MHz；差分非線性好于 LSB；（～）V 的輸入幅值范圍；更好的抗噪能力。Cyclone FPGA 中有兩個(gè) PLL 提供六個(gè)輸出和層次時(shí)鐘結(jié)構(gòu)，以及復(fù)雜設(shè)計(jì)的時(shí)鐘管理電路。目前 Altera 公司所提供的FPGA 配置方式主要有兩種：AS(Active Serial，主動方式)：FPGA 處于主動地位，由 FPGA 控制配置過程，負(fù)責(zé)輸出控制和同步信號給外部配置芯片，接受配置數(shù)據(jù)以完成配置。 PCB 板的設(shè)計(jì) PCB 設(shè)計(jì)常識一般來說，印制電路板包括單面板、雙面板和多層板。要進(jìn)行電路板設(shè)計(jì)，首先得制作電子元器件的封裝。例如，對發(fā)熱量較大且受力的焊盤，可將其設(shè)計(jì)成“淚滴狀” 。此外，所承擔(dān)的載流量越大，過孔尺寸就越大，如電源層或地層與其他層連接時(shí)所用的過孔就要大一些。信號完整性問題一般是由電路板設(shè)計(jì)中的走線、PCB 板材和阻抗匹配等導(dǎo)致的。過沖是首個(gè)信號峰值或谷值超過設(shè)定電壓值，較強(qiáng)的過沖會導(dǎo)致保護(hù)二級管過早失效。如果地線通過電流的能力不夠，那么當(dāng)大量的開關(guān)電路同時(shí)由邏輯高變?yōu)檫壿嫷蜁r(shí)，就會導(dǎo)致芯片內(nèi)部參考地的電壓漂移，即地彈。設(shè)計(jì)使用的是 Protel DXP 2022 軟件。西南科技大學(xué)本科生畢業(yè)論文25在布線過程時(shí)，出現(xiàn)不能自動布線的問題，而且 FPGA 芯片的引腳全部變綠。圖 312 為調(diào)整后布線效果圖。用示波器測量晶振輸出引腳，得到了穩(wěn)定的 50MHz 時(shí)鐘信號，說明晶振也工作正常。測試方案如圖 316 所示。以上現(xiàn)象說明 FPGA 芯片已成功配置并工作正常，按鍵和 LED 模塊工作