【正文】 在本課題中，數(shù)據(jù)傳輸都是圍繞 FPGA 來實(shí)現(xiàn)的，所以 FPGA 軟件的設(shè)計(jì)是整個(gè)采集系統(tǒng)的靈魂。 其次設(shè)計(jì)了按鍵 KEY1 和 KEY2 分別控制 LED1 和 LED2 的亮滅。最后要焊上按鍵、I/O 接口、配置接口以及 LED。至此完成了全部 PCB 板的設(shè)計(jì)。開始時(shí)只是將所有電容并聯(lián)在一起，沒有認(rèn)識到去耦電容的作用。由于平時(shí)沒有畫過 PCB，沒有設(shè)計(jì)經(jīng)驗(yàn)，所以在設(shè)計(jì) PCB 的過程中遇到了許多問題，首先遇到的是布局問題，看到由原理圖導(dǎo)入 PCB 文件后的一大堆元件，不知道該怎么排列好，就按照橫豎排列整齊的方法排列，結(jié)果布線的時(shí)候發(fā)現(xiàn)問題很嚴(yán)重，許多線布不通。它產(chǎn)生的主要原因是電路工作頻率太高以及布局布線不合理。振鈴表現(xiàn)為信號反復(fù)出現(xiàn)過沖和下沖，在邏輯電平的門限上下抖動，震蕩成欠阻尼狀態(tài)。在PCB 布線過程中，可以預(yù)先選擇合適的拓?fù)浣Y(jié)構(gòu)來改善反射現(xiàn)象，這種方法通常不需要增加額外的電子器件。在繪制 PCB 電路板的過程中需要考慮許多方面的問題，信號完整性問題更是重中之重。過孔一般分為三種，即從頂層貫通到底層的穿透式過孔、從頂層通到內(nèi)層或從內(nèi)層通到底層的盲過孔以及內(nèi)層間的隱藏過孔。如 表示此元器件為軸狀封裝，兩焊盤間的距離為 400mil；DIP16 表示該元器件為雙列直插式，引腳數(shù)為 16 個(gè)；QFP64 表示該器件為四周扁平貼片式，引腳數(shù)為64 個(gè)。頂層主要放置元器件，而底層用來布線。通過下載電纜由 Quartus II 軟件進(jìn)行配置，也可以采用其他的智能主機(jī)來模擬 JTAG 時(shí)序，JTAG 口電路如圖 310 所示。結(jié)合本系統(tǒng)的需要，設(shè)計(jì)中采用了該系列的 EP1C3 器件 EP1CTQ144C8。器件基于成本優(yōu)化的全銅 工藝，容量從 2910 至 20220 個(gè)邏輯單元不等，具有多達(dá) 294912bit 嵌入 RAM，該系列各型號資源詳細(xì)信息見表 33。黑電平箝位 黑電平箝位環(huán)路模塊用來移除采樣通道中剩余的偏移電壓，同時(shí)能夠跟隨 CCD 黑電平信號的低頻變化。相關(guān)雙采樣（CDS） 相關(guān)雙采樣（CDS）是根據(jù) CCD 輸出信號和噪聲信號的特點(diǎn)而設(shè)計(jì)，它能消除復(fù)位噪聲的干擾，對 1/f 噪聲和低頻噪聲也有抑制作用，可以顯著改善信噪比，提高信號檢測精度。圖 37 VSP5010 引腳圖VSP5010 的內(nèi)部結(jié)構(gòu)圖如圖 38 所示。 VSP5010 簡介本設(shè)計(jì)摒棄了以分離采樣保持器結(jié)合運(yùn)放的方案，而采用眾多數(shù)碼相機(jī)的方案，用一塊專用的 AFE 芯片來完成信號放大、增益調(diào)節(jié)、相關(guān)雙采樣、及模數(shù)轉(zhuǎn)換。該電路提供了 TCD1501D 正常工作所需的全部驅(qū)動信號以及 12V 的電源接口。φ1E、O 電荷轉(zhuǎn)移脈沖φ2E、O 電荷轉(zhuǎn)移脈沖φ1B 末級時(shí)鐘φ2B 末級時(shí)鐘SH 幀轉(zhuǎn)移脈沖RS 復(fù)位脈沖SP 采樣保持脈沖CP 鉗位脈沖OS 信號輸出DOS 補(bǔ)償信號輸出SS 地OD 電源NC 未連接西南科技大學(xué)本科生畢業(yè)論文13圖 34 TCD1501D 結(jié)構(gòu)圖TCD1501D 的光譜響應(yīng)特性曲線如圖 35 所示。 CCD 驅(qū)動電路設(shè)計(jì)CCD 是圖像采集系統(tǒng)的核心，在應(yīng)用 CCD 圖像傳感器時(shí)，需要解決的問題主要有兩個(gè)，即產(chǎn)生正確的脈沖時(shí)序驅(qū)動 CCD 器件和輸出信號的采集處理。本系統(tǒng)采用了基于數(shù)字技術(shù)的相關(guān)雙采樣方法對噪聲進(jìn)行抑制。(2) 轉(zhuǎn)移噪聲轉(zhuǎn)移噪聲主要是由轉(zhuǎn)移損失及表面態(tài)俘獲引起的噪聲，這種噪聲具有累積性和相關(guān)性。光譜響應(yīng)CCD 對不同波長的光的響應(yīng)程度是不一樣的。圖 32 線陣 CCD 結(jié)構(gòu)圖 CCD 的主要特性參數(shù)轉(zhuǎn)移效率轉(zhuǎn)移效率 η是指電荷包在進(jìn)行每一次轉(zhuǎn)移中的效率，即電荷包從一個(gè)柵轉(zhuǎn)移到下一個(gè)柵時(shí)，有 η部分的電荷轉(zhuǎn)移過去，余下 e 部分沒有被轉(zhuǎn)移，e 稱轉(zhuǎn)移損失率，根據(jù)電荷守恒原理有： η=1－e ()由定義可知，一個(gè)電荷量為 的電荷包，經(jīng)過 n 次轉(zhuǎn)以后的輸出電荷量應(yīng)為:0Q西南科技大學(xué)本科生畢業(yè)論文10 ()0nQ??即總效率為: ()0/nn由于 CCD 中的信號電荷包大都要經(jīng)歷成百上千次的轉(zhuǎn)移，即使 η 值幾乎接近1，但其總效率往往仍然很低。CCD 中電荷從一個(gè)位置轉(zhuǎn)移到另一個(gè)位置，在開始時(shí)刻，有一些電荷存儲在偏壓為10V 的第一個(gè)電極下的勢阱中，其它電極上均加有大于閾值的較低電壓。它具有多層次的設(shè)計(jì)描述功能，支持設(shè)計(jì)庫和可重復(fù)使用元件的生成。 FPGA 的常用開發(fā)工具本設(shè)計(jì)采用 Quartus II 開發(fā)軟件，其提供了一種與結(jié)構(gòu)無關(guān)的全集成化設(shè)計(jì)環(huán)境，使設(shè)計(jì)者能對 Altera 的各種產(chǎn)品系列方便地進(jìn)行設(shè)計(jì)輸入、快速處理和器件編程。EDA 技術(shù)的出現(xiàn)，極大地提高了電路設(shè)計(jì)的效率和可行性，并減輕了設(shè)計(jì)者的勞動強(qiáng)度。系統(tǒng)的主要功能是驅(qū)動 CCD 將被測對象的光學(xué)圖像轉(zhuǎn)換成模擬圖像信號，經(jīng)過 AFE 處理后轉(zhuǎn)換為數(shù)字信號緩存于 RAM 中，最后經(jīng)過適當(dāng)?shù)膫鬏斀涌诎巡杉瘓D像數(shù)據(jù)送入計(jì)算機(jī)中處理。包括：系統(tǒng)模塊的劃分以及系統(tǒng)解決方案確定。新型器件結(jié)構(gòu)為了提高 CCD 圖像傳感器的性能，擴(kuò)大適用范圍，人們不斷地研究新的器件結(jié)信號的采集、處理方法，賦予 CCD 圖像傳感器更強(qiáng)的功能?；?FPGA 設(shè)計(jì)的驅(qū)動電路是可編程的，與傳統(tǒng)的方法相比，其優(yōu)點(diǎn)是集成度高、速度快、可靠性好。 隨著科學(xué)技術(shù)的發(fā)展和數(shù)據(jù)采集系統(tǒng)的廣泛應(yīng)用，人們對數(shù)據(jù)采集傳輸系統(tǒng)的主要指標(biāo)，如采樣速度、分辨率、精度以及抗干擾能力等方面，都提出了越來越高的要求。同時(shí)它還具有體積小、重量輕、噪聲低、自掃描、工作速度快、測量精度高、壽命長等諸多優(yōu)點(diǎn)，自其被發(fā)明的四十年來，受到人們的高度重視，CCD 現(xiàn)在已經(jīng)成為光學(xué)圖像獲取的主要器件。除了文中特別加以標(biāo)注引用的內(nèi)容外，本論文不包含任何其他個(gè)人或集體已經(jīng)發(fā)表或撰寫的成果作品。本文針對 CCD 測量應(yīng)用系統(tǒng)中的前端處理、驅(qū)動控制和信號采集，設(shè)計(jì)制作了一款基于 FPGA 的高速驅(qū)動采集一體化控制板。對本研究提供過幫助和做出過貢獻(xiàn)的個(gè)人或集體，均已在文中作了明確的說明并表示了謝意。涉密論文按學(xué)校規(guī)定處理。圖 11 面陣型 CCD 圖片西南科技大學(xué)本科生畢業(yè)論文2圖 12 線陣型 CCD 圖片　　由于生產(chǎn)技術(shù)的制約，單個(gè)面陣 CCD 的面積很難達(dá)到一般工業(yè)測量對視場的需求。其主要缺點(diǎn)是工作量大、調(diào)試?yán)щy、容易出錯和靈活性較差,特別是當(dāng)驅(qū)動電路工作在較高頻率時(shí),干擾問題嚴(yán)重,系統(tǒng)工作不穩(wěn)定。但如果時(shí)鐘脈沖變化太快將會導(dǎo)致所采集的光信號電荷無法進(jìn)行轉(zhuǎn)移，因此電荷轉(zhuǎn)移速度成為 CCD 提高工作頻率的瓶頸。尤其在對陸地和海洋的監(jiān)測、偵察和地球資源勘察等方面都是十分有價(jià)值的。在以上硬件和軟件設(shè)計(jì)完成并仿真通過后，利用 EDA 工具對 FPGA 進(jìn)行配置下載。EDA 是電子設(shè)計(jì)自動化(Electronic Design Automation)的縮寫，在 20 世紀(jì) 90 年代初從計(jì)算機(jī)輔助設(shè)計(jì)(CAD)、計(jì)算機(jī)輔助制造(CAM)、計(jì)算機(jī)輔助測試(CAT)和計(jì)算機(jī)輔助工程(CAE) 的概念發(fā)展而來的。 　 　 Protel DXP 2022 已 不 是 單 純 的 PCB（ 印 制 電 路 板 ） 設(shè) 計(jì) 工 具 ， 而 是 由 多 個(gè)模 塊 組 成 的 系 統(tǒng) 工 具 ， 分 別 是 SCH（ 原 理 圖 ） 設(shè) 計(jì) 、 SCH（ 原 理 圖 ） 仿 真 、PCB（ 印 制 電 路 板 ） 設(shè) 計(jì) 、 Auto Router（ 自 動 布 線 器 ） 和 FPGA 設(shè) 計(jì) 等 ， 覆 蓋了 以 PCB 為 核 心 的 整 個(gè) 物 理 設(shè) 計(jì) 。在本系統(tǒng)設(shè)計(jì)中，采用了國際上通用的 VHDL 語言對某些具有特定功能的邏輯模塊進(jìn)行設(shè)計(jì)。F P G AE P 1 C 3A F EV S P 5 0 1 0電源配置電路 I O 接口電壓轉(zhuǎn)換7 4 L V C 1 6 2 4 5晶振C C DT C D 1 5 0 1 D圖 31 系統(tǒng)硬件結(jié)構(gòu)圖 CCD 硬件設(shè)計(jì) CCD 工作原理 CCD 是基于金屬 —氧化物 —半導(dǎo)體技術(shù)的光電轉(zhuǎn)換器件，它是由很多光敏像元組成的，即在 P 型( 或 N 型)硅襯底的表面用氧化方法形成一層厚度約 的二氧化硅層，再在二氧化硅上蒸鍍一層金屬膜，并用光刻的方法制成柵狀電極。N 個(gè)電荷包依次沿著 CCD 串行傳輸，每驅(qū)動一個(gè)周期，各信號電荷包向輸出端方向轉(zhuǎn)移一位，第一個(gè)驅(qū)動周期輸出第一個(gè)光敏元信號電荷包。靈敏度指在一定光譜范圍內(nèi)單位曝光量的輸出信號電壓(電流)。(1) 散粒噪聲在 CCD 中，無論是光注入、電注入還是熱產(chǎn)生的信號電荷包的電子數(shù)總有一定的不確定性，也就是圍繞平均值上下變化，形成噪聲。以上 3 種噪聲源是獨(dú)立無關(guān)的，所以 CCD 得總噪聲功率是它們的均方和。分辨率與 CCD 器件的像素尺寸有直接關(guān)系，像素尺寸越小，分辨率越高。 表 31 TCD1501D 引腳說明 圖 33 TCD1501D 管腳圖 圖 34 所示為 TCD1501D 原理結(jié)構(gòu)圖，由圖可知， TCD1501D 由光敏區(qū)、轉(zhuǎn)移柵、模擬移位寄存器及信號輸出單元組成。其工作方式如表 所示。AFE 的作用就是將 CCD 輸出的模擬圖像信號箝位和放大到 A/D 轉(zhuǎn)換器所需要的電平。VSP5010 可以工作在三種模式下，對 CCD 信號、模擬視頻信號和普通的交西南科技大學(xué)本科生畢業(yè)論文15流信號進(jìn)行 A/D 轉(zhuǎn)。因此，CCD 的輸出信號往往不能直接加到后續(xù)放大器的輸入端。與其它模擬前端芯片的結(jié)構(gòu)不同，VSP5010 在 CCD 信號進(jìn)入芯片后就去除了這個(gè)偏移電平，這樣做有兩個(gè)好處：其一是減小對芯片采集通道中的黑電平箝位模塊的影響，其二是確保 DPGA 有更大的電壓放大的空間。VSP5010 的硬件電路設(shè)計(jì)如下圖 39 所示。這些業(yè)界最高效架構(gòu)特性的組合使得 FPGA 系列成為ASIC 最靈活和最合算的替代方案。EPCS 系列配置器件專供 AS 模式，如 EPCS1，EPCS4 。單面板一面有敷銅，另一面沒有敷銅，用戶只可在有敷銅的一面放置元器件和進(jìn)行布線。元器件封裝包括電子元器件的外形尺寸以及焊盤的位置，這是元器件被焊接到電路板上時(shí)的重要參考。當(dāng)遇到需要在元器件引腳之間進(jìn)行布線的情況時(shí)，將焊盤設(shè)計(jì)成橢圓形或扁圓形往往事半功倍。此外，膜(Mask) 在 PCB 制作過程中也是必不可少的，根據(jù)其所起的作用，可分為助焊膜和阻焊膜?？梢圆捎孟冗M(jìn)的 EDA 工具進(jìn)行仿真來解決信號的反射、串?dāng)_問題。下沖是指下一個(gè)谷值或峰值，過分的下沖可能會引起錯誤的數(shù)據(jù)操作。由于地彈與引線電感、負(fù)載電容成正比，所以應(yīng)盡量減小分布電感量，采用輸入電容小的器件以避免讓某個(gè)邏輯門驅(qū)動太多的負(fù)載。本設(shè)計(jì)的原則是盡量縮小電路板的面積，節(jié)約成本，而將信號完整性分析放在次要位置。檢查后發(fā)現(xiàn)是 FPGA 芯片引腳間距小于布線規(guī)則里設(shè)定的 10mil 安全間距，改為 7mil就解決了。21122 112121212121212212121 2121 21 212121212121212134214 3214 3212348765 18327987675473621605998976 10912134156178192022132415261728193013213415361738194014213480148568789091293495 10102130415061708721706986765438576545325104984764543241039837365343231029827625423212022817615413210987654321122 12 121212121212121212 12181 23 45 679 1081 23 45 679 102 121212121202218174321 56 78 910 112 1314 1516 12 34 56 78 91012 34 56 78 9101 2 323202217614312986532144825746434103873653230292765494815107 218121 21 21 21 2121212 12 12 12 1212121212121212122121 1221122112圖 312 布線效果圖修改后的 PCB 已滿足設(shè)計(jì)要求，但在老師指導(dǎo)下再次對電路進(jìn)行了優(yōu)化。其次焊接的是 EP1CVSP5074LVC16245，及其去耦電容，上拉電阻等。圖 316 測試方案原理圖首先通過 altpll0 模塊對 50MHz 的時(shí)鐘進(jìn)行 2 倍頻，如果倍頻成功，就說明FPGA 的 PLL 工作正常。（2）