【正文】 子電路設(shè)計方法，并在設(shè)計方法、工具等方面進行了徹底的變革，并取得了巨大成功。在以上硬件和軟件設(shè)計完成并仿真通過后，利用 EDA 工具對 FPGA 進行配置下載。圖像采集系統(tǒng)的硬件設(shè)計(1) 線陣 CCD 驅(qū)動電路設(shè)計。尤其在對陸地和海洋的監(jiān)測、偵察和地球資源勘察等方面都是十分有價值的。在器件結(jié)構(gòu)方面，最引人注目的有幀內(nèi)線轉(zhuǎn)移 CCD(FITCCD)，亞電子噪聲 CCD（NSE CCD） 。但如果時鐘脈沖變化太快將會導(dǎo)致所采集的光信號電荷無法進行轉(zhuǎn)移，因此電荷轉(zhuǎn)移速度成為 CCD 提高工作頻率的瓶頸。如要改變驅(qū)動電路的時序，增加某些功能，僅需要對器件重新編程即可，在不改變?nèi)魏斡布那闆r下，即可實現(xiàn)驅(qū)動電路的更新?lián)Q代。其主要缺點是工作量大、調(diào)試困難、容易出錯和靈活性較差,特別是當驅(qū)動電路工作在較高頻率時,干擾問題嚴重,系統(tǒng)工作不穩(wěn)定。在 CCD 應(yīng)用技術(shù)中，現(xiàn)代化測試技術(shù)和科學(xué)研究對 CCD 圖像采集系統(tǒng)的要求日益提高，隨著高速高性能數(shù)字信號處理器的出現(xiàn)，傳統(tǒng)的 CCD 圖像采集系統(tǒng)速度慢、處理功能簡單，已不能很好地滿足一些特殊要求，尤其在高速動態(tài)目標的識別和實時快速檢測方面存在著 CCD 信號數(shù)據(jù)處理時間限制系統(tǒng)測量速度的瓶頸。圖 11 面陣型 CCD 圖片西南科技大學(xué)本科生畢業(yè)論文2圖 12 線陣型 CCD 圖片　　由于生產(chǎn)技術(shù)的制約，單個面陣 CCD 的面積很難達到一般工業(yè)測量對視場的需求。CCD 器件按其感光單元的排列方式分為線陣 CCD 和面陣 CCD 兩類，如圖 11和圖 12 所示。涉密論文按學(xué)校規(guī)定處理。對本文的研究做出重要貢獻的個人和集體，均已在文中以明確方式標明。對本研究提供過幫助和做出過貢獻的個人或集體，均已在文中作了明確的說明并表示了謝意。該控制板選用了Altera 公司的 Cyclone 系列 FPGA 和 TI 公司的專用圖像信號處理芯片VSP5010，由 FPGA 對 VSP5010 進行配置，生成雙路 CCD 驅(qū)動脈沖，控制接收 A/D 變換后的圖像數(shù)據(jù)，并以適當?shù)慕涌诜绞綄⒉杉瘮?shù)據(jù)送入計算機以便進行后期處理。本文針對 CCD 測量應(yīng)用系統(tǒng)中的前端處理、驅(qū)動控制和信號采集，設(shè)計制作了一款基于 FPGA 的高速驅(qū)動采集一體化控制板。盡我所知，除文中特別加以標注和致謝的地方外，不包含其他人或組織已經(jīng)發(fā)表或公布過的研究成果，也不包含我為獲得 及其它教育機構(gòu)的學(xué)位或?qū)W歷而使用過的材料。除了文中特別加以標注引用的內(nèi)容外，本論文不包含任何其他個人或集體已經(jīng)發(fā)表或撰寫的成果作品。本人授權(quán)　　 　 　大學(xué)可以將本學(xué)位論文的全部或部分內(nèi)容編入有關(guān)數(shù)據(jù)庫進行檢索，可以采用影印、縮印或掃描等復(fù)制手段保存和匯編本學(xué)位論文。同時它還具有體積小、重量輕、噪聲低、自掃描、工作速度快、測量精度高、壽命長等諸多優(yōu)點，自其被發(fā)明的四十年來，受到人們的高度重視，CCD 現(xiàn)在已經(jīng)成為光學(xué)圖像獲取的主要器件。缺點是像元總數(shù)多，而每行的像元數(shù)一般較線陣少，幀幅率受到限制，而線陣 CCD 的優(yōu)點是一維像元數(shù)可以做得很多，而且像元尺寸比較靈活，幀幅數(shù)高，特別適用于一維動態(tài)目標的測量。 隨著科學(xué)技術(shù)的發(fā)展和數(shù)據(jù)采集系統(tǒng)的廣泛應(yīng)用，人們對數(shù)據(jù)采集傳輸系統(tǒng)的主要指標，如采樣速度、分辨率、精度以及抗干擾能力等方面，都提出了越來越高的要求。早期的CCD驅(qū)動電路幾乎全部是由普通數(shù)字電路芯片實現(xiàn)的,需要焊接很多電子元件,導(dǎo)致整個電路體積較大、設(shè)計復(fù)雜且過于偏重于硬件的實現(xiàn)?；?FPGA 設(shè)計的驅(qū)動電路是可編程的，與傳統(tǒng)的方法相比，其優(yōu)點是集成度高、速度快、可靠性好。高速化隨著 CCD 像元數(shù)不斷增加，其工作頻率也需相應(yīng)提高。新型器件結(jié)構(gòu)為了提高 CCD 圖像傳感器的性能，擴大適用范圍，人們不斷地研究新的器件結(jié)信號的采集、處理方法，賦予 CCD 圖像傳感器更強的功能。拼接技術(shù)可根據(jù)應(yīng)用需要靈活選擇拼接器件和拼接規(guī)模，這對軍事應(yīng)用、天文觀測、光譜分析等是特別有用的。包括：系統(tǒng)模塊的劃分以及系統(tǒng)解決方案確定?；?FPGA 的邏輯電路設(shè)計利用 VHDL 語言完成線陣 CCD 的驅(qū)動時序模塊、模擬前端處理器（AFE ）配置時序模塊、內(nèi)部緩存 RAM 模塊以及總體控制模塊的設(shè)計。系統(tǒng)的主要功能是驅(qū)動 CCD 將被測對象的光學(xué)圖像轉(zhuǎn)換成模擬圖像信號，經(jīng)過 AFE 處理后轉(zhuǎn)換為數(shù)字信號緩存于 RAM 中，最后經(jīng)過適當?shù)膫鬏斀涌诎巡杉瘓D像數(shù)據(jù)送入計算機中處理。這一切極大地改變了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計方法、設(shè)計過程和設(shè)計觀念，促進了 EDA 技術(shù)的迅速發(fā)展。EDA 技術(shù)的出現(xiàn)，極大地提高了電路設(shè)計的效率和可行性，并減輕了設(shè)計者的勞動強度。 當 前 比 較 流 行 的 Protel 9 Protel 99 SE， 就 是 它 的 前 期 版 本 。 FPGA 的常用開發(fā)工具本設(shè)計采用 Quartus II 開發(fā)軟件，其提供了一種與結(jié)構(gòu)無關(guān)的全集成化設(shè)計環(huán)境，使設(shè)計者能對 Altera 的各種產(chǎn)品系列方便地進行設(shè)計輸入、快速處理和器件編程。豐富的設(shè)計庫：Quartus II 提供豐富的庫單元供設(shè)計者調(diào)用，其中包括各類常用的基本數(shù)字器件，以及參數(shù)化的宏單元模塊(MegaFunction)。它具有多層次的設(shè)計描述功能，支持設(shè)計庫和可重復(fù)使用元件的生成。FPGA 是整個系統(tǒng)的控制核心，系統(tǒng)采用的是 Altera 公司 Cyclone 系列的 EP1C3 來產(chǎn)生線陣 CCD 圖像傳感器、模擬前端處理器的驅(qū)動脈沖和控制信號，并把VSP5010 輸出的數(shù)字圖像信號緩存于利用 IP 核(Intellectual Property core)產(chǎn)生的內(nèi)部雙口 RAM 緩存器中。CCD 中電荷從一個位置轉(zhuǎn)移到另一個位置，在開始時刻，有一些電荷存儲在偏壓為10V 的第一個電極下的勢阱中，其它電極上均加有大于閾值的較低電壓。光敏區(qū)由 N 個光敏元排成一列，光敏單元始終進行光積分，當轉(zhuǎn)移柵加高電平時，N 個光信號電荷包并行轉(zhuǎn)移到所對應(yīng)的那位 CCD 中，然后，轉(zhuǎn)移柵加低電平，轉(zhuǎn)移中斷，進行下一行積分。圖 32 線陣 CCD 結(jié)構(gòu)圖 CCD 的主要特性參數(shù)轉(zhuǎn)移效率轉(zhuǎn)移效率 η是指電荷包在進行每一次轉(zhuǎn)移中的效率，即電荷包從一個柵轉(zhuǎn)移到下一個柵時，有 η部分的電荷轉(zhuǎn)移過去，余下 e 部分沒有被轉(zhuǎn)移，e 稱轉(zhuǎn)移損失率，根據(jù)電荷守恒原理有： η=1－e ()由定義可知，一個電荷量為 的電荷包，經(jīng)過 n 次轉(zhuǎn)以后的輸出電荷量應(yīng)為:0Q西南科技大學(xué)本科生畢業(yè)論文10 ()0nQ??即總效率為: ()0/nn由于 CCD 中的信號電荷包大都要經(jīng)歷成百上千次的轉(zhuǎn)移，即使 η 值幾乎接近1，但其總效率往往仍然很低。暗電流的危害主要有兩個方面，即限制器件的低頻限和引起固定圖像噪聲。光譜響應(yīng)CCD 對不同波長的光的響應(yīng)程度是不一樣的。噪聲CCD 的噪聲可歸納為三類:散粒噪聲、轉(zhuǎn)移噪聲和熱噪聲。(2) 轉(zhuǎn)移噪聲轉(zhuǎn)移噪聲主要是由轉(zhuǎn)移損失及表面態(tài)俘獲引起的噪聲，這種噪聲具有累積性和相關(guān)性。(3) 熱噪聲熱噪聲是由于固體中載流子的無規(guī)則熱運動引起的，在 OK 以上，無論其中有無外加電流通過，都有熱噪聲，對信號電荷注入及輸出影響最大，它相當于電阻熱噪聲和電容的總寬帶噪聲之和。本系統(tǒng)采用了基于數(shù)字技術(shù)的相關(guān)雙采樣方法對噪聲進行抑制。例如一個 CCD 能分辨的最大空間頻率為20lp/mm，則可分辨的最小尺寸為 。 CCD 驅(qū)動電路設(shè)計CCD 是圖像采集系統(tǒng)的核心，在應(yīng)用 CCD 圖像傳感器時，需要解決的問題主要有兩個，即產(chǎn)生正確的脈沖時序驅(qū)動 CCD 器件和輸出信號的采集處理。芯片封裝形式為 DIP22 雙列直插式，TCD1501D 的管腳分部和結(jié)構(gòu)如圖 33 所示，表 31 為引腳名稱說明。φ1E、O 電荷轉(zhuǎn)移脈沖φ2E、O 電荷轉(zhuǎn)移脈沖φ1B 末級時鐘φ2B 末級時鐘SH 幀轉(zhuǎn)移脈沖RS 復(fù)位脈沖SP 采樣保持脈沖CP 鉗位脈沖OS 信號輸出DOS 補償信號輸出SS 地OD 電源NC 未連接西南科技大學(xué)本科生畢業(yè)論文13圖 34 TCD1501D 結(jié)構(gòu)圖TCD1501D 的光譜響應(yīng)特性曲線如圖 35 所示。由于 74LVC16245 輸入高電平的最小值為 2V，輸出高電平為5V，所以利用它達到了驅(qū)動 TCD1501D 所需高電平電壓值的作用。該電路提供了 TCD1501D 正常工作所需的全部驅(qū)動信號以及 12V 的電源接口。CCD 圖像傳感器輸出的模擬圖像信號需要經(jīng)過信號調(diào)理和 A/D 轉(zhuǎn)換，使之成為數(shù)字信號形式，這樣才能傳給后端處理器。 VSP5010 簡介本設(shè)計摒棄了以分離采樣保持器結(jié)合運放的方案，而采用眾多數(shù)碼相機的方案，用一塊專用的 AFE 芯片來完成信號放大、增益調(diào)節(jié)、相關(guān)雙采樣、及模數(shù)轉(zhuǎn)換。它內(nèi)含最高 31MSPS 的相關(guān)雙采樣（CDS）電路、可編程增益放大器（DPGA） 、14 位精度的最高采樣率為 31MSPS 的 A/D 轉(zhuǎn)換器。圖 37 VSP5010 引腳圖VSP5010 的內(nèi)部結(jié)構(gòu)圖如圖 38 所示。由于 CCD 的輸出信號因為包含了一個較大的直流成分，這個直流量很容易造成放大器的飽和或者引起共模效應(yīng)。相關(guān)雙采樣（CDS） 相關(guān)雙采樣（CDS）是根據(jù) CCD 輸出信號和噪聲信號的特點而設(shè)計，它能消除復(fù)位噪聲的干擾，對 1/f 噪聲和低頻噪聲也有抑制作用，可以顯著改善信噪比，提高信號檢測精度。一些 CCD 信號有很大的黑電平偏移電壓，如果不及時將這個偏移量去除，將會對芯片內(nèi)部 DPGA 電路的可用放大空間有很大的影響。黑電平箝位 黑電平箝位環(huán)路模塊用來移除采樣通道中剩余的偏移電壓，同時能夠跟隨 CCD 黑電平信號的低頻變化。它的高性能體現(xiàn)在：精度為 14 位；采樣率為 30MHz；差分非線性好于 LSB；（～）V 的輸入幅值范圍；更好的抗噪能力。器件基于成本優(yōu)化的全銅 工藝，容量從 2910 至 20220 個邏輯單元不等，具有多達 294912bit 嵌入 RAM，該系列各型號資源詳細信息見表 33。Cyclone FPGA 中有兩個 PLL 提供六個輸出和層次時鐘結(jié)構(gòu)，以及復(fù)雜設(shè)計的時鐘管理電路。結(jié)合本系統(tǒng)的需要，設(shè)計中采用了該系列的 EP1C3 器件 EP1CTQ144C8。目前 Altera 公司所提供的FPGA 配置方式主要有兩種：AS(Active Serial，主動方式)：FPGA 處于主動地位，由 FPGA 控制配置過程，負責(zé)輸出控制和同步信號給外部配置芯片，接受配置數(shù)據(jù)以完成配置。通過下載電纜由 Quartus II 軟件進行配置，也可以采用其他的智能主機來模擬 JTAG 時序，JTAG 口電路如圖 310 所示。 PCB 板的設(shè)計 PCB 設(shè)計常識一般來說，印制電路板包括單面板、雙面板和多層板。頂層主要放置元器件，而底層用來布線。要進行電路板設(shè)計，首先得制作電子元器件的封裝。如 表示此元器件為軸狀封裝，兩焊盤間的距離為 400mil；DIP16 表示該元器件為雙列直插式，引腳數(shù)為 16 個；QFP64 表示該器件為四周扁平貼片式，引腳數(shù)為64 個。例如，對發(fā)熱量較大且受力的焊盤，可將其設(shè)計成“淚滴狀” 。過孔一般分為三種，即從頂層貫通到底層的穿透式過孔、從頂層通到內(nèi)層或從內(nèi)層通到底層的盲過孔以及內(nèi)層間的隱藏過孔。此外，所承擔(dān)的載流量越大，過孔尺寸就越大，如電源層或地層與其他層連接時所用的過孔就要大一些。在繪制 PCB 電路板的過程中需要考慮許多方面的問題，信號完整性問題更是重中之重。信號完整性問題一般是由電路板設(shè)計中的走線、PCB 板材和阻抗匹配等導(dǎo)致的。在PCB 布線過程中，可以預(yù)先選擇合適的拓撲結(jié)構(gòu)來改善反射現(xiàn)象，這種方法通常不需要增加額外的電子器件。過沖是首個信號峰值或谷值超過設(shè)定電壓值，較強的過沖會導(dǎo)致保護二級管過早失效。振鈴表現(xiàn)為信號反復(fù)出現(xiàn)過沖和下沖，在邏輯電平的門限上下抖動，震蕩成欠阻尼狀態(tài)。如果地線通過電流的能力不夠，那么當大量的開關(guān)電路同時由邏輯高變?yōu)檫壿嫷蜁r，就會導(dǎo)致芯片內(nèi)部參考地的電壓漂移，即地彈。它產(chǎn)生的主要原因是電路工作頻率太高以及布局布線不合理。設(shè)計使用的是 Protel DXP 2022 軟件。由于平時沒有畫過 PCB，沒有設(shè)計經(jīng)驗，所以在設(shè)計 PCB 的過程中遇到了許多問題，首先遇到的是布局問題，看到由原理圖導(dǎo)入 PCB 文件后的一大堆元件，不知道該怎么排列好，就按照橫豎排列整齊的方法排列，結(jié)果布線的時候發(fā)現(xiàn)問題很嚴重，許多線布不通。西南科技大學(xué)本科生畢業(yè)論文25在布線過程時，出現(xiàn)不能自動布線的問題，而且 FPGA 芯片的引腳全部變綠。開始時只是將所有電容并聯(lián)在一起，沒有認識到去耦電容的作用。圖 312 為調(diào)整后布線效果圖。至此完成了全部 PCB 板的設(shè)計。用示波器測量晶振輸出引腳，得到了穩(wěn)定的 50MHz 時鐘信號，說明晶振也工作正常。最后要焊上按鍵、I/O 接口、配置接口以及 LED。測試方案如圖 316 所示。 其次設(shè)計了按鍵 KEY1 和 KEY2 分別控制 LED1 和 LED2 的亮滅。以上現(xiàn)象說明 FPGA 芯片已成功配置并工作正常，按鍵和 LED 模塊工作正常。在本課題中，數(shù)據(jù)傳輸都是圍繞 FPGA 來實現(xiàn)的，所以 FPGA 軟件的設(shè)計是整個采集系統(tǒng)的