【正文】 按圖中的參數(shù)設(shè)置完后，直接點(diǎn)擊 Finish 即可。本設(shè)計(jì)通過(guò) Altera 提供的 LPM 宏功能模塊生成雙口 RAM，在 Quartus II 中使用工具 Mega Wizard PlugIn Manager，定制雙口 RAM 方法如圖 所示。其時(shí)序仿真如圖 所示。VSP5010 內(nèi)部寄存器配置模塊采用狀態(tài)機(jī)進(jìn)行設(shè)計(jì)，根據(jù)對(duì)時(shí)序圖的分析，設(shè)計(jì)的狀態(tài)圖如圖 所示。配置 DPGA gain EVEN 和 ODD 相同，都為放大 6 倍。 表 VSP5010 內(nèi)部寄存器說(shuō)明 接下來(lái)要對(duì)芯片的寄存器進(jìn)行設(shè)置，根據(jù)設(shè)計(jì)具體要求，這里需要設(shè)置其中的5 個(gè)，分別為 Configuration、DPGA gain EVEN、 DPGA gain EVEN、OB clamp level EVEN、OB clamp level ODD，其寄存器的設(shè)置如表 所示。所以首先要對(duì)芯片內(nèi)部寄存器的輸入，其各個(gè)狀態(tài)的作用有詳細(xì)的了解。圖 VSP5010 內(nèi)部寄存器寫入時(shí)序圖VSP5010 芯片的程序設(shè)計(jì)主要是內(nèi)部寄存器的寫入和外部時(shí)鐘控制，這里先介紹寄存器的寫入問(wèn)題。當(dāng) WRT 為高電平時(shí)，數(shù)據(jù)從移位寄存器傳送到串口寄存器陣列中。 VSP5010 配置接口模塊設(shè)計(jì)VSP5010 使用三線式(WRT，SD 和 SCLK)串行接口訪問(wèn)內(nèi)部寄存器進(jìn)而設(shè)置芯片的工作方式。其中 f1和 f2 分別對(duì)應(yīng) CCD 的 Φ1E和 Φ2E。這樣 SH 和 Φ1E的驅(qū)動(dòng)脈沖就形成了，Φ2E 只需對(duì)Φ1E取反相即可。圖 Φ1E 、Φ2E、SH 時(shí)序圖TCD1501D 中有 5076 個(gè) RS 脈沖,每個(gè) RS 脈沖是由 8 個(gè) CLK 產(chǎn)生的,因此至少要有 50768 = 40 608 個(gè) CLK，所以要定義 16 位計(jì)數(shù)器 P1 ,SH 在計(jì)數(shù)器為 0～8 時(shí)為低電平“0”,8～15 為高電平“1”,在計(jì)數(shù)為 16～41 600 時(shí) SH 為低電平“0”,計(jì)數(shù)到 41 600 時(shí),計(jì)數(shù)器清零重新計(jì)數(shù)。同樣的,SP 脈沖與 CP 脈沖延時(shí)大于等于 0 ns ,SP 波形的產(chǎn)生與 CP 類似,在此不再贅述。圖 RS、CP、SP 時(shí)序圖本系統(tǒng)采用 RS 典型工作頻率 1MHz，CLK 是由外部晶振產(chǎn)生的時(shí)鐘,可選 8 MHz ,所有波形均由它產(chǎn)生,由于 RS 占空比為 1：7 ,因此可對(duì)輸入時(shí)鐘脈沖 8 分頻,低電平占時(shí)鐘脈沖 1 個(gè)周期,高電平占時(shí)鐘脈沖 7 個(gè)周期,當(dāng)計(jì)數(shù)器到 7 時(shí),計(jì)數(shù)器清零,重新計(jì)數(shù)。下面具體介紹每路脈沖時(shí)序的寫法。參閱 Toshiba 公司的 TCD1501D 技術(shù)資料可知復(fù)位脈沖 RS 的典型工作頻率為 1 MHz ,電荷轉(zhuǎn)移脈沖Φ1E ,Φ2E典型工作頻率為 MHz 。TCD150lD 的驅(qū)動(dòng)信號(hào)時(shí)序如圖 所示。OS 端首先輸出 64 個(gè)虛設(shè)單元信號(hào)，其輸出順序?yàn)?13 個(gè)虛設(shè)信號(hào)，48 個(gè)暗信號(hào)和 3 個(gè)緩沖假信號(hào)，然后開始輸出 5000 個(gè)有效像元信號(hào)，最后輸出 12 個(gè)虛設(shè)單元信號(hào)，其輸出順序?yàn)?3 個(gè)緩沖假信號(hào)，6 個(gè)虛設(shè)信號(hào)，2 個(gè)奇偶檢測(cè)信號(hào)和 1 個(gè)虛設(shè)信號(hào)，之后是空驅(qū)動(dòng)，可以任意數(shù)目。圖 所示為 FPGA 設(shè)計(jì)方案。在本課題中，數(shù)據(jù)傳輸都是圍繞 FPGA 來(lái)實(shí)現(xiàn)的，所以 FPGA 軟件的設(shè)計(jì)是整個(gè)采集系統(tǒng)的靈魂。以上現(xiàn)象說(shuō)明 74LVC16245 工作正常。以上現(xiàn)象說(shuō)明 FPGA 芯片已成功配置并工作正常，按鍵和 LED 模塊工作正常。仿真正確并綜合后 JTAG 口將程序成功下載到系統(tǒng)板后，出現(xiàn)的現(xiàn)象及結(jié)論：（1）LED LED4 不停閃爍，按下 KEY3 后，LED3 長(zhǎng)亮。 其次設(shè)計(jì)了按鍵 KEY1 和 KEY2 分別控制 LED1 和 LED2 的亮滅。倍頻后的時(shí)鐘再通過(guò)兩個(gè) 24 位的計(jì)數(shù)器 lpm counter0 分頻，驅(qū)動(dòng)電路板上的 LED3 和 LED4，使其不斷閃爍。測(cè)試方案如圖 316 所示。圖 314 系統(tǒng)板正面圖27圖 315 系統(tǒng)板反面圖系統(tǒng)電路板是否設(shè)計(jì)成功，關(guān)鍵要看硬件電路板的各個(gè)部分工作狀況。最后要焊上按鍵、I/O 接口、配置接口以及 LED。這幾塊芯片引腳較多，焊接的時(shí)候必須非常仔細(xì)，不要出現(xiàn)虛焊、短路等問(wèn)題。用示波器測(cè)量晶振輸出引腳，得到了穩(wěn)定的 50MHz 時(shí)鐘信號(hào)，說(shuō)明晶振也工作正常。0123121212 12212112121212 12 1212121212121212 1221212112211 210 98 76 54 32 11 23 45 67 89 101 21 21234567891011213141516171819202122324252627282930211 221122112 122121 2121 2121212121212121212121212121213 2 110987654321109876543211 21 21 21 21212112112211212 1212345678910123145167189202232452672893013234536378394014234546748950152354567586346567869701721087106510431021095493291089876854810143142140391837163514312310291827162514231210918716514312109697899601273475678792831567843212341234132412121212256278293013234536738940142345467482432120228176154132109876543211 21 2圖 313 最終版 PCB 效果圖 系統(tǒng)硬件的焊接和測(cè)試經(jīng)過(guò)兩周時(shí)間，拿到制作好的 PCB 板，接著就是元器件的焊接和 PCB 電路測(cè)試。至此完成了全部 PCB 板的設(shè)計(jì)。為了充分利用 FPGA 豐富的 I/O 管腳資源，方便電路擴(kuò)展，增加 I/O 接口 J4 到 30 腳，同25時(shí)增加了按鍵數(shù)目。圖 312 為調(diào)整后布線效果圖。最好的方法就是把去耦電容放在芯片的背面，接地端一致朝里，接電源端通過(guò)過(guò)孔和芯片對(duì)應(yīng)供電腳相連。開始時(shí)只是將所有電容并聯(lián)在一起，沒(méi)有認(rèn)識(shí)到去耦電容的作用。經(jīng)過(guò)幾次調(diào)整，自動(dòng)布線全部不通了，但是發(fā)現(xiàn)許多線布得不合理，而且過(guò)孔太多，電源的走線也太細(xì)，加工難度太大，不符合設(shè)計(jì)要求，所以決定手動(dòng)布線。24在布線過(guò)程時(shí)，出現(xiàn)不能自動(dòng)布線的問(wèn)題，而且 FPGA 芯片的引腳全部變綠。圖 311 所示為初步布局后的 PCB 效果圖。由于平時(shí)沒(méi)有畫過(guò) PCB，沒(méi)有設(shè)計(jì)經(jīng)驗(yàn)，所以在設(shè)計(jì) PCB 的過(guò)程中遇到了許多問(wèn)題，首先遇到的是布局問(wèn)題，看到由原理圖導(dǎo)入 PCB 文件后的一大堆元件，不知道該怎么排列好，就按照橫豎排列整齊的方法排列，結(jié)果布線的時(shí)候發(fā)現(xiàn)問(wèn)題很嚴(yán)重，許多線布不通。本系統(tǒng)所需要的電壓源共 3 個(gè)：12V，為 CCD 正常工作器件供壓；和 ，為 FPGA 和 AFE 供壓。設(shè)計(jì)使用的是 Protel DXP 2022 軟件。因此信號(hào)完整性分析在高速電路設(shè)計(jì)中的作用舉足輕重，只有解決好高速設(shè)計(jì)中的信號(hào)完整性問(wèn)題，高速系統(tǒng)才能準(zhǔn)確、穩(wěn)定地工作。它產(chǎn)生的主要原因是電路工作頻率太高以及布局布線不合理。另外，采用上升沿變化緩慢的器件也可以在一定程度上減小地彈的影響。如果地線通過(guò)電流的能力不夠，那么當(dāng)大量的開關(guān)電路同時(shí)由邏輯高變?yōu)檫壿嫷蜁r(shí)，就會(huì)導(dǎo)致芯片內(nèi)部參考地的電壓漂移，即地彈。同反射一樣，可通過(guò)適當(dāng)?shù)亩私舆M(jìn)行抑制。振鈴表現(xiàn)為信號(hào)反復(fù)出現(xiàn)過(guò)沖和下沖，在邏輯電平的門限上下抖動(dòng)，震蕩成欠阻尼狀態(tài)。過(guò)沖與下沖是由走線過(guò)長(zhǎng)和信號(hào)變化太快兩方面原因?qū)е碌?。過(guò)沖是首個(gè)信號(hào)峰值或谷值超過(guò)設(shè)定電壓值，較強(qiáng)的過(guò)沖會(huì)導(dǎo)致保護(hù)二級(jí)管過(guò)早失效。相比較而言，菊鏈法是比較好的布線法，適合于地址或者數(shù)據(jù)總線以及并聯(lián)終端的布線，基本上沒(méi)有分支旁路。在PCB 布線過(guò)程中，可以預(yù)先選擇合適的拓?fù)浣Y(jié)構(gòu)來(lái)改善反射現(xiàn)象，這種方法通常不需要增加額外的電子器件。通過(guò)選擇正確的22布線策略和終端匹配方式，可以得到理想的信號(hào)波形。信號(hào)完整性問(wèn)題一般是由電路板設(shè)計(jì)中的走線、PCB 板材和阻抗匹配等導(dǎo)致的。良好的信號(hào)質(zhì)量是提供穩(wěn)定時(shí)序的基礎(chǔ)，信號(hào)完整性問(wèn)題導(dǎo)致的信號(hào)質(zhì)量變差很可能帶來(lái)時(shí)序的偏移和紊亂，從而導(dǎo)致系統(tǒng)不能正常工作。在繪制 PCB 電路板的過(guò)程中需要考慮許多方面的問(wèn)題，信號(hào)完整性問(wèn)題更是重中之重。助焊膜涂于焊盤上，可提高焊接性能，通常在電路板上觀察到的比焊盤略大的淺色圓圈就是助焊膜。此外，所承擔(dān)的載流量越大，過(guò)孔尺寸就越大，如電源層或地層與其他層連接時(shí)所用的過(guò)孔就要大一些。通孔和過(guò)孔間的孔壁，采用與導(dǎo)線相同的材料構(gòu)成，連接位于不同板層的電路。過(guò)孔一般分為三種，即從頂層貫通到底層的穿透式過(guò)孔、從頂層通到內(nèi)層或從內(nèi)層通到底層的盲過(guò)孔以及內(nèi)層間的隱藏過(guò)孔。自行設(shè)計(jì)的元器件焊盤孔的大小要參照元器件引腳粗細(xì)進(jìn)行確定，基本原則是焊盤孔的尺寸較元器件引腳直徑大 左右。例如，對(duì)發(fā)熱量較大且受力的焊盤，可將其設(shè)計(jì)成“淚滴狀” 。焊盤是 PCB 設(shè)計(jì)中最重要的概念之一，也是我們最常接觸的。如 表示此元器件為軸狀封裝，兩焊盤間的距離為 400mil；DIP16 表示該元器件為雙列直插式，引腳數(shù)為 16 個(gè)；QFP64 表示該器件為四周扁平貼片式，引腳數(shù)為64 個(gè)。元器21件的封裝可以分為針腳式和貼片式。要進(jìn)行電路板設(shè)計(jì)，首先得制作電子元器件的封裝。多層板包含多個(gè)工作層，除了頂層、底層，還包括中間層、內(nèi)部電源層和地層等。頂層主要放置元器件，而底層用來(lái)布線。單面板成本低、無(wú)需打過(guò)孔，但是由于只能在敷銅面上進(jìn)行布線，因此限制了它的應(yīng)用，僅在進(jìn)行一些比較簡(jiǎn)單的設(shè)計(jì)才使用單面板。 PCB 板的設(shè)計(jì) PCB 設(shè)計(jì)常識(shí)一般來(lái)說(shuō)，印制電路板包括單面板、雙面板和多層板。這樣可以用 JTAG 方式下載程序調(diào)試，而最后程序調(diào)試無(wú)誤后，再用 AS 模式把程序固化到配置芯片里去。通過(guò)下載電纜由 Quartus II 軟件進(jìn)行配置，也可以采用其他的智能主機(jī)來(lái)模擬 JTAG 時(shí)序，JTAG 口電路如圖 310 所示。AS 配置模式電路如圖 310 所示，配置數(shù)據(jù)通過(guò) DATA0 引腳送入 FPGA，配置數(shù)據(jù)被同步在 DCLK 輸入上，1 個(gè)時(shí)鐘周期傳送 1 位數(shù)據(jù)。目前 Altera 公司所提供的FPGA 配置方式主要有兩種：AS(Active Serial，主動(dòng)方式)：FPGA 處于主動(dòng)地位，由 FPGA 控制配置過(guò)程，負(fù)責(zé)輸出控制和同步信號(hào)給外部配置芯片，接受配置數(shù)據(jù)以完成配置。經(jīng)過(guò)鎖相環(huán)輸出的時(shí)鐘信號(hào)既可以作為內(nèi)部的全局時(shí)鐘，也可以輸出到片外供其它電路19使用；多功能的 I/O 結(jié)構(gòu)支持差分和單端輸入，并與 、32 位、66MHz 的 PCI局部總線兼容，輸出可以根據(jù)需要調(diào)整驅(qū)動(dòng)能力，并具有三態(tài)緩沖、總線狀態(tài)保持等功能；整個(gè)器件的 I/O 引腳分為四個(gè)區(qū)，每一個(gè)區(qū)可以獨(dú)立采用不同的輸入電壓，并可提供不同電壓等級(jí)的輸出。結(jié)合本系統(tǒng)的需要，設(shè)計(jì)中采用了該系列的 EP1C3 器件 EP1CTQ144C8。表 33 Cyclone FPGA 系列產(chǎn)品性能特性 EP1C3 EP1C4 EP1C6 EP1C12 EP1C20邏輯單元(LE) 2910 4000 5980 12060 20220M4K RAM 塊(4kbit+奇偶校驗(yàn))13 17 20 52 64RAM 總量 59904 78336 92160 239616 294912PLLs 1 2 2 2 2最大用戶 I/O 數(shù) 104 301 185 249 301差分通道 34 129 72 103 129Cyclone 器件的性能足以和業(yè)界最快的 FPGA 進(jìn)行競(jìng)爭(zhēng)。Cyclone FPGA 中有兩個(gè) PLL 提供六個(gè)輸出和層次時(shí)鐘結(jié)構(gòu)，以及復(fù)雜設(shè)計(jì)的時(shí)鐘管理電路。每個(gè) LVDS 通道數(shù)據(jù)傳輸速率高達(dá) 640Mbps。器件基于成本優(yōu)化的全銅 工藝，容量從 2910 至 20220 個(gè)邏輯單元不等，具有多達(dá) 294912bit 嵌入 RAM，該系列各型號(hào)資源詳細(xì)信息見(jiàn)表 33。B1234CLPO7SYK8HD9GNAIWRT_MEF/U17圖 39 VSP5010 硬件電路設(shè)計(jì)18 FPGA 硬件電路設(shè)計(jì) Cyclone 系列 FPGA 簡(jiǎn)介Altera 公司 Cyclone 系列 FPGA 是目前市場(chǎng)上性價(jià)比最優(yōu)且價(jià)格最低的FPGA。它的高性能體現(xiàn)在：精度為 14 位；采樣率為 30MHz；差分非線性好于 LSB；（～）V 的輸入幅值范圍；更好的抗噪能力。通常，黑電平箝位環(huán)路應(yīng)在每個(gè)行周期變化一次，但實(shí)際上這個(gè)環(huán)路可以變化得更慢以適應(yīng)特殊得需要。黑電平箝位 黑電平箝