【正文】 34 56 78 91012 34 56 78 9101 2 323202217614312986532144825746434103873653230292765494815107 218121 21 21 21 2121212 12 12 12 1212121212121212122121 1221122112圖 312 布線效果圖修改后的 PCB 已滿足設(shè)計(jì)要求，但在老師指導(dǎo)下再次對電路進(jìn)行了優(yōu)化。為了充分利用 FPGA 豐富的 I/O 管腳資源，方便電路擴(kuò)展，增加 I/O 接口 J4 到 30 腳，同25時增加了按鍵數(shù)目。最后再次對布線進(jìn)行優(yōu)化，補(bǔ)淚滴，并雙面對地覆銅。至此完成了全部 PCB 板的設(shè)計(jì)。圖 313 為最終版的未覆銅的 PCB 效果圖。0123121212 12212112121212 12 1212121212121212 1221212112211 210 98 76 54 32 11 23 45 67 89 101 21 21234567891011213141516171819202122324252627282930211 221122112 122121 2121 2121212121212121212121212121213 2 110987654321109876543211 21 21 21 21212112112211212 1212345678910123145167189202232452672893013234536378394014234546748950152354567586346567869701721087106510431021095493291089876854810143142140391837163514312310291827162514231210918716514312109697899601273475678792831567843212341234132412121212256278293013234536738940142345467482432120228176154132109876543211 21 2圖 313 最終版 PCB 效果圖 系統(tǒng)硬件的焊接和測試經(jīng)過兩周時間，拿到制作好的 PCB 板，接著就是元器件的焊接和 PCB 電路測試。首先焊接的是電源模塊和晶振模塊，焊好后通過 5V 供電，得到了穩(wěn)定的 和 電壓輸出，說明電源設(shè)計(jì)符合要求。用示波器測量晶振輸出引腳，得到了穩(wěn)定的 50MHz 時鐘信號，說明晶振也工作正常。其次焊接的是 EP1CVSP5074LVC16245，及其去耦電容，上拉電阻等。這幾塊芯片引腳較多，焊接的時候必須非常仔細(xì)，不要出現(xiàn)虛焊、短路等問題。最好是第一次就焊好，因?yàn)榈谝淮问亲詈煤傅模鰡栴}的幾率也最小。最后要焊上按鍵、I/O 接口、配置接口以及 LED。全部焊接完成后的系統(tǒng)板如26圖 314 和圖 315 所示。圖 314 系統(tǒng)板正面圖27圖 315 系統(tǒng)板反面圖系統(tǒng)電路板是否設(shè)計(jì)成功，關(guān)鍵要看硬件電路板的各個部分工作狀況。要測試系統(tǒng)電路板的工作狀態(tài)，只需要對主芯片 FPGA 進(jìn)行配置，再通過它對按鍵、LED指示燈、74LVC16245 進(jìn)行測試。測試方案如圖 316 所示。圖 316 測試方案原理圖首先通過 altpll0 模塊對 50MHz 的時鐘進(jìn)行 2 倍頻，如果倍頻成功，就說明FPGA 的 PLL 工作正常。倍頻后的時鐘再通過兩個 24 位的計(jì)數(shù)器 lpm counter0 分頻，驅(qū)動電路板上的 LED3 和 LED4，使其不斷閃爍。對 LED3 通過一個與門處理，使其在按鍵 KEY3 長按時會一直亮，否則就不斷閃爍。 其次設(shè)計(jì)了按鍵 KEY1 和 KEY2 分別控制 LED1 和 LED2 的亮滅。最后為了測試 74LVC16245，試將計(jì)數(shù)器的 q[11]～q[16]作為 CCD 驅(qū)動信號送到 74LVC16245 的輸入端。仿真正確并綜合后 JTAG 口將程序成功下載到系統(tǒng)板后，出現(xiàn)的現(xiàn)象及結(jié)論：（1）LED LED4 不停閃爍，按下 KEY3 后，LED3 長亮。按下KEY KEY2 后，LEDLED2 亮。以上現(xiàn)象說明 FPGA 芯片已成功配置并工作正常，按鍵和 LED 模塊工作正常。（2）用示波器測試 74LVC16245 的輸出，得到了穩(wěn)定的方波，頻率與q[11]～q[16]相符。以上現(xiàn)象說明 74LVC16245 工作正常。28第 4 章 FPGA 設(shè)計(jì) FPGA 設(shè)計(jì)方案采集裝置的順利工作，除了需要有硬件平臺外，還需要有軟件來支持。在本課題中，數(shù)據(jù)傳輸都是圍繞 FPGA 來實(shí)現(xiàn)的，所以 FPGA 軟件的設(shè)計(jì)是整個采集系統(tǒng)的靈魂。下面分別介紹 CCD 驅(qū)動、VSP5010 配置、雙口 RAM 緩沖器以及采控主模塊的程序設(shè)計(jì)。圖 所示為 FPGA 設(shè)計(jì)方案。V S P 5 0 1 0參數(shù)配置T C D 1 5 0 1 DR A MP C 機(jī)傳輸接口C C D 驅(qū)動時序模塊主 控模 塊F P G A圖 系統(tǒng)設(shè)計(jì)方案框圖 TCD1501D 驅(qū)動時序模塊設(shè)計(jì)TCD1501D 的工作原理為：首先，當(dāng)轉(zhuǎn)移脈沖 SH 為高電平時，存儲柵中積分產(chǎn)生的光生電荷并行的轉(zhuǎn)移到光電二極管兩側(cè)的模擬寄存器中，SH 為低電平時，存儲柵與模擬寄存器隔離，存儲柵開始光積分，模擬寄存器在其他驅(qū)動脈沖下向輸出端串行轉(zhuǎn)移信號電荷，最后由 OS 輸出。OS 端首先輸出 64 個虛設(shè)單元信號，其輸出順序?yàn)?13 個虛設(shè)信號，48 個暗信號和 3 個緩沖假信號，然后開始輸出 5000 個有效像元信號，最后輸出 12 個虛設(shè)單元信號，其輸出順序?yàn)?3 個緩沖假信號，6 個虛設(shè)信號，2 個奇偶檢測信號和 1 個虛設(shè)信號，之后是空驅(qū)動，可以任意數(shù)目。這樣就完成了一幀信號的完整輸出，按照 TCD1501D 的典型驅(qū)動脈沖頻率 1M 來算，至少需要 。TCD150lD 的驅(qū)動信號時序如圖 所示。由 TCD1501D 時序圖可知,其驅(qū)動脈沖主要包括幀轉(zhuǎn)移脈沖 SH ，電荷轉(zhuǎn)移脈沖Φ1E ，Φ2E ，復(fù)位脈沖 RS ，鉗位脈沖 CP 和采樣保持脈沖 SP。參閱 Toshiba 公司的 TCD1501D 技術(shù)資料可知復(fù)位脈沖 RS 的典型工作頻率為 1 MHz ,電荷轉(zhuǎn)移脈沖Φ1E ,Φ2E典型工作頻率為 MHz 。在滿足 TCD1501D 工作脈沖的前提下,確定各29路脈沖參數(shù)如下:RS ,CP ,SP 的占空比為 1:7 ,Φ1E ,Φ2E為占空比 1:1 的方波,由于TCD1501D 在正常工作時有 76 個啞像元輸出,因此,在一個 SH 積分周期內(nèi)至少應(yīng)該包含 5076 個復(fù)位脈沖。下面具體介紹每路脈沖時序的寫法。圖 TCD150lD 驅(qū)動信號時序圖首先介紹 RS、CP、SP 信號的產(chǎn)生：RS、 CP、SP 的時鐘頻率是相同的，其時序要求如圖 所示。圖 RS、CP、SP 時序圖本系統(tǒng)采用 RS 典型工作頻率 1MHz，CLK 是由外部晶振產(chǎn)生的時鐘,可選 8 MHz ,所有波形均由它產(chǎn)生,由于 RS 占空比為 1：7 ,因此可對輸入時鐘脈沖 8 分頻,低電平占時鐘脈沖 1 個周期,高電平占時鐘脈沖 7 個周期,當(dāng)計(jì)數(shù)器到 7 時,計(jì)數(shù)器清零,重新計(jì)數(shù)。CP 脈沖可通過 D 觸發(fā)器將 RS 延時獲得 ,由于 RS 和 CP 脈沖的延時要大于等于 0 ns ,故采用兩個 D 觸發(fā)器延時 2 個 CLK 脈沖可得到 CP 波形。同樣的,SP 脈沖與 CP 脈沖延時大于等于 0 ns ,SP 波形的產(chǎn)生與 CP 類似,在此不再贅述。30然后介紹 Φ1E 、Φ2E 、SH 信號的產(chǎn)生：Φ1E 、 Φ2E、 SH 時序要求如圖 所示。圖 Φ1E 、Φ2E、SH 時序圖TCD1501D 中有 5076 個 RS 脈沖,每個 RS 脈沖是由 8 個 CLK 產(chǎn)生的,因此至少要有 50768 = 40 608 個 CLK，所以要定義 16 位計(jì)數(shù)器 P1 ,SH 在計(jì)數(shù)器為 0～8 時為低電平“0”,8～15 為高電平“1”,在計(jì)數(shù)為 16～41 600 時 SH 為低電平“0”,計(jì)數(shù)到 41 600 時,計(jì)數(shù)器清零重新計(jì)數(shù)。然后定義一個 6 位的計(jì)數(shù)器 P2，在 P2 小于等于 3 時，Φ1E 為低電平，當(dāng)計(jì)數(shù)器 P2 大于 3 小于等于 19 時，Φ1E 為高電平，接著當(dāng)計(jì)數(shù)器 P2 大于 19 小于等于 27 時，Φ1E 為低電平，計(jì)數(shù)器大于 27 小于 35 時，Φ1E為高電平，在計(jì)數(shù)器 P2 等于 35 時，計(jì)數(shù)器 P2 跳轉(zhuǎn)到 20，形成一個頻率為 的占空比 1:1 的方波。這樣 SH 和 Φ1E的驅(qū)動脈沖就形成了，Φ2E 只需對Φ1E取反相即可。在 ModelSim SE 里仿真后出來的波形如圖 所示，具體代碼見附錄。其中 f1和 f2 分別對應(yīng) CCD 的 Φ1E和 Φ2E。圖 TCD1501D 驅(qū)動仿真時序圖從圖中可以看出 rs、cp 、sp 間的延時大于 0，在 sh 為高電平期間，ff2 保持不變，驅(qū)動設(shè)計(jì)完全滿足 TCD1501D 時序要求。 VSP5010 配置接口模塊設(shè)計(jì)VSP5010 使用三線式(WRT，SD 和 SCLK)串行接口訪問內(nèi)部寄存器進(jìn)而設(shè)置芯片的工作方式。圖 為 SPI 時序圖，接口采用 16 位移位寄存器，當(dāng) WRT 為低電31平時，使能移位寄存器，此時先傳送前 2 位的片選地址碼，隨后為 4 位的地址和 10位的配置數(shù)據(jù)。當(dāng) WRT 為高電平時，數(shù)據(jù)從移位寄存器傳送到串口寄存器陣列中。傳輸過程并無校驗(yàn)或地址位回讀來確保有效的寄存器被寫入，如果地址碼為無效，則對應(yīng)的數(shù)據(jù)將被丟棄。圖 VSP5010 內(nèi)部寄存器寫入時序圖VSP5010 芯片的程序設(shè)計(jì)主要是內(nèi)部寄存器的寫入和外部時鐘控制，這里先介紹寄存器的寫入問題。VSP5010 內(nèi)部寄存器的狀態(tài)關(guān)系到芯片能否按要求正常工作。所以首先要對芯片內(nèi)部寄存器的輸入，其各個狀態(tài)的作用有詳細(xì)的了解。內(nèi)部寄存器說明如表 所示。 表 VSP5010 內(nèi)部寄存器說明 接下來要對芯片的寄存器進(jìn)行設(shè)置，根據(jù)設(shè)計(jì)具體要求，這里需要設(shè)置其中的5 個，分別為 Configuration、DPGA gain EVEN、 DPGA gain EVEN、OB clamp level EVEN、OB clamp level ODD，其寄存器的設(shè)置如表 所示。32表 VSP5010 寄存器設(shè)置寄存器 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0Configuration 0 0 1 0 0 0 0 1 1 1DPGA gain EVEN 1 0 0 0 0 0 0 0 0 0DPGA gain ODD 1 0 0 0 0 0 0 0 0 0OB clamp level EVEN 0 0 0 1 0 1 0 0 0 0OB clamp level ODD 0 0 0 1 0 1 0 0 0 0配置 Configuration 的 D7 為 1，是選擇數(shù)據(jù)輸出方式為先奇后偶；設(shè)定DDD0 為 1,選擇 INPUTCLP、CLPOB 、SHP/SHD 為上升沿觸發(fā)。配置 DPGA gain EVEN 和 ODD 相同，都為放大 6 倍。黑電平箝位 OB clamp level EVEN 和ODD 統(tǒng)一設(shè)置為 160LSB。VSP5010 內(nèi)部寄存器配置模塊采用狀態(tài)機(jī)進(jìn)行設(shè)計(jì)，根據(jù)對時序圖的分析，設(shè)計(jì)的狀態(tài)圖如圖 所示。state~2 controlstopidle shiftsetmode圖 狀態(tài)轉(zhuǎn)移圖設(shè)計(jì)的具體代碼見附錄。其時序仿真如圖 所示。圖 VSP5010 配置時序仿真 雙口 RAM 模塊設(shè)計(jì) 雙口 RAM 模塊主要完成的是根據(jù)地址發(fā)生計(jì)數(shù)器產(chǎn)生雙口 RAM 的地址信號，將 AFE 轉(zhuǎn)換好的數(shù)據(jù)送到 FPGA 的內(nèi)部雙口 RAM 中緩存，然后通過傳輸接口送到33PC 機(jī)中 。本設(shè)計(jì)通過 Altera 提供的 LPM 宏功能模塊生成雙口 RAM，在 Quartus II 中使用工具 Mega Wizard PlugIn Manager，定制雙口 RAM 方法如圖 所示。設(shè)置雙口 RAM 的大小和數(shù)據(jù)讀寫方式，一幀圖像的大小為 4096 個字節(jié)，為了能更快的輸出數(shù)據(jù)，采用 8 位寫 16 位讀的方式。按圖中的參數(shù)設(shè)置完后，直接點(diǎn)擊 Finish 即可。圖 RAM 定制 采控主模塊設(shè)計(jì)設(shè)計(jì)好以上各個模塊后，作為一個系統(tǒng)，還要設(shè)計(jì)一個采控主模塊，負(fù)責(zé)協(xié)調(diào)控制各個分模