基于fpga的信號發(fā)生器的設(shè)計6波形(參考版)
2025-06-21 15:36本頁面
【正文】 END behave。 END CASE。正弦波形輸出WHEN101=q=d5。三角波形輸出WHEN011=q=d3。遞增波形輸出WHEN001=q=d1。 END ch61a。d0,d1,d2,d3,d4,d5:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 USE 。 END behave。 END IF。 a=0,輸出一個波形周期的低電平。 THENq=255。 THEN IF a=39。EVENT AND clk=39。 END PROCESS。 END IF。a=NOT a。計數(shù) ELSEt:=0。139。 ELSIF clk39。 THEN a=39。 定義內(nèi)部整數(shù)變量BEGINIF clr=39。 ARCHITECTURE behave OF square ISSIGNAL a:BIT。 q:OUT INTEGER RANGE 0 TO 255)。 USE 。END SYN。賦值，輸出 end process 。 計數(shù) end if。139。計數(shù)器異步復(fù)位 elsif clk 39。039。039。architecture bhv of t is begin process(clk,clr)variable cqi:std_logic_vector(5 downto 0)。 q: out std_logic_vector(5 downto 0))。entity t is 定義計數(shù)器的實體 port(clk: in std_logic。use 。END SYN。BEGIN q = sub_wire0(7 DOWNTO 0)。 q_a : OUT STD_LOGIC_VECTOR (7 DOWNTO 0) )。 PORT ( clock0 : IN STD_LOGIC 。 width_a : NATURAL。 outdata_reg_a : STRING。 operation_mode : STRING。 lpm_type : STRING。 intended_device_family : STRING。 COMPONENT altsyncram—例化altsyncram元件，調(diào)用了LPM模塊altsyncram GENERIC ( 參數(shù)傳遞語句 address_aclr_a : STRING。END sin_rom。 inclock : IN STD_LOGIC 。USE 。USE 。 END behave。q=tmp。循環(huán)計數(shù) END IF。 ELSEa:=39。139。 ELSEtmp:=tmp+16。 計數(shù)到最大清零a:=39。 THEN判斷a數(shù)值，計數(shù)。 THEN檢測時鐘上升沿 IF a=39。EVENT AND clk=39。 THEN tmp:=00000000。 BEGINIF reset=39。ARCHITECTURE behave OF ladder ISBEGINPROCESS(clk,reset)VARIABLE tmp: STD_LOGIC_VECTOR(7 DOWNTO 0)。 q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。 USE 。4. 階梯波形程序源程序階梯波模塊LIBRARY IEEE。 END PROCESS。 END IF。遞減運算 END IF。039。 ELSE IF tmp =00000001 THENtmp:=00000000。 ELSE 不是最大值時遞增tmp:=tmp+1。 置最大值a:=39。039。139。復(fù)位信號為0，置最小值 ELSIF clk39。039。 VARIABLE a:STD_LOGIC。end delta。 ENTITY delta IS PORT(clk,reset:IN STD_LOGIC。 USE 。 END behave。q=tmp。遞減運算END IF。 THEN檢測時鐘上升沿IF tmp=00000000 THEN tmp:=11111111。EVENT AND clk=39。 THEN tmp:=11111111。 BEGINIF reset=39。END dcrs。ENTITY dcrs ISPORT (clk,reset:IN STD_LOGIC。 USE 。 END behave。 q=tmp。遞增運算 END IF。 THEN IF tmp=11111111 THEN tmp:=00000000。EVENT AND clk=39。 THEN tmp:= 00000000。BEGINIF reset=39。 END icrs。 ENTITY icrs IS PORT(clk,reset: IN STD_LOGIC。 USE 。要做成完整實用的信號源還應(yīng)考慮設(shè)計包含的功能有：1) 用鍵盤輸入編輯生成上述6種波形（同周期）的線性組合波形；2) 具有波形存儲功能；3) 輸出波形的頻率范圍可調(diào)，頻率步進；4) 輸出波形幅度可調(diào)，步進調(diào)整；5) 具有顯示輸出波形的類型、重復(fù)頻率（周期）和幅度的功能；6) 用鍵盤或其他輸入裝置產(chǎn)生任意波形；7) 波形占空比可調(diào)等。實驗表明采用該方法能準(zhǔn)確的產(chǎn)生三角波、階梯波、正弦波等設(shè)計產(chǎn)生的波形，實現(xiàn)了信號發(fā)生器的功能。在VHDL語言的編寫中按照語言描述規(guī)范，實現(xiàn)了幾種波形的軟件設(shè)計和具體邏輯元件結(jié)構(gòu)的硬件映射。（6）第六次sel的值設(shè)為5，其輸出的波形是方波，從圖中仿真的結(jié)果可以看出，輸出的波形變化規(guī)律是按方波規(guī)律周期性變化的。（4）第四次sel的值設(shè)為3，其輸出的波形是階梯波，其仿真波形見下圖，波形遞增常數(shù)為16，結(jié)果正確。（2）第二次sel選擇值設(shè)為1
環(huán)評公示相關(guān)推薦
鄂ICP備17016276號-1