基于fpga的信號發(fā)生器的設(shè)計(jì)6波形-文庫吧資料
2025-06-24 15:36本頁面
【正文】 ，輸出為遞減波，從圖中可以看出，輸出的波形成線性遞減，結(jié)果正確。 5 系統(tǒng)聯(lián)調(diào)測試分析通過以上各個(gè)模塊的細(xì)化和分析，最終在Quartus ‖中完成了整個(gè)系統(tǒng)的聯(lián)合調(diào)試，并通過嵌入式邏輯分析的方法回讀輸出信號的波形符合設(shè)計(jì)的要求。正弦波形輸出，十進(jìn)制4WHEN101=q=d5。三角波形輸出，十進(jìn)制2WHEN011=q=d3。遞增波形輸出，十進(jìn)制0WHEN001=q=d1。該模塊可以根據(jù)外部開關(guān)的狀態(tài)選擇相應(yīng)的波形輸出。END behave。END IF。 a=0,輸出一個(gè)波形周期的低電平。 THENq=255。 THEN IF a=39。EVENT AND clk=39。END PROCESS。 END IF。a=NOT a。 計(jì)數(shù) ELSEt:=0。139。 ELSIF clk39。 THEN a=39。 BEGINIF clr=39。其VHDL描述如下：ARCHITECTURE behave OF square ISSIGNAL a:BIT。圖46 方波模塊仿真圖方波模塊的設(shè)計(jì)是當(dāng)內(nèi)部計(jì)數(shù)t達(dá)到64時(shí)，根據(jù)輸出標(biāo)志a的數(shù)值輸出對應(yīng)的數(shù)值，當(dāng)a=0輸出0，也即是方波周期中的低電平，當(dāng)a=1，輸出255，也即是方波周期中的高電平。正弦波的頻率取決于讀取數(shù)據(jù)的速度。地址發(fā)生器的時(shí)鐘CLK的輸入頻率F0與每周期的波形數(shù)據(jù)點(diǎn)數(shù)以及D/A輸出頻率F的關(guān)系是：F=F0/64。8位波形數(shù)據(jù)輸出圖451 結(jié)構(gòu)圖上圖所示的信號發(fā)生結(jié)構(gòu)中圖中，包含兩個(gè)部分：ROM的地址信號發(fā)生器，由6位計(jì)數(shù)器擔(dān)任；一個(gè)正弦數(shù)據(jù)ROM，由LPM_ROM模塊構(gòu)成，6位地址線，8位數(shù)據(jù)線，一個(gè)周期含有64個(gè)8位數(shù)據(jù)。 END behave。q=tmp。循環(huán)計(jì)數(shù)標(biāo)志 END IF。 ELSEa:=39。139。 ELSEtmp:=tmp+16。 計(jì)數(shù)到最大清零a:=39。 THEN判斷a數(shù)值，計(jì)數(shù)。 THEN檢測時(shí)鐘上升沿 IF a=39。EVENT AND clk=39。 THEN tmp:=00000000。 BEGINIF reset=39。VHDL描述如下：ARCHITECTURE behave OF ladder ISBEGIN PROCESS(clk,reset) VARIABLE tmp: STD_LOGIC_VECTOR(7 DOWNTO 0))。 階梯波模塊階梯波ladder的VHDL程序如附錄所示，其中clk是輸入時(shí)鐘端口，reset為輸入復(fù)位端口，q為八位二進(jìn)制輸出端口。END PROCESS。END IF。遞減運(yùn)算END IF。039。 ELSE IF tmp =00000001 THENtmp:=00000000。 ELSE 不是最大值時(shí)遞增tmp:=tmp+1。 置最大值a:=39。039。139。復(fù)位信號為0，置最小值 ELSIF clk39。039。VARIABLE a: STD_LOGIC。從仿真波形圖也能看出這種變化規(guī)律。程序設(shè)計(jì)的是reset復(fù)位信號為0時(shí)輸出為0，無對應(yīng)的波形產(chǎn)生。 三角波模塊三角波波delat的VHDL程序如附錄所示，其中clk是輸入時(shí)鐘端口，reset為輸入復(fù)位端口，q為八位二進(jìn)制輸出端口。END PROCESS。END IF。遞減到0置最大值ELSE tmp:=tmp1。139。復(fù)位信號置最大值ELSIF clk39。039。VHDL描述為：ARCHITECTURE behave OF dcrs ISBEGIN PROCESS(clk,reset) VARIABLE tmp: STD_LOGIC_VECTOR(7 DOWNTO 0))。計(jì)數(shù)值減少呈現(xiàn)線性關(guān)系，因此輸出的波形是遞減的斜波。圖421 遞減斜波框圖圖422 遞減斜波模塊仿真圖程序設(shè)計(jì)的是復(fù)位信號為0時(shí)輸出為0，無對應(yīng)的波形產(chǎn)生。END behave。q=tmp。遞增運(yùn)算END IF。 THEN IF tmp=11111111 THEN tmp:=00000000。EVENT AND clk=39。 THEN tmp:= 00000000。 BEGINIF reset=39。從仿真波形圖也能看出這種變化規(guī)律。當(dāng)復(fù)位信號為1時(shí)，每當(dāng)檢測到時(shí)鐘上升沿時(shí)，計(jì)數(shù)器值加1，當(dāng)增加到最大后清零。圖3系統(tǒng)的最終整體的原理圖波形選擇模塊遞增斜波模塊遞減斜波模塊三角波模塊階梯波模塊正弦波模塊方波模塊時(shí)鐘clk復(fù)位reset波形選擇開關(guān)D/A轉(zhuǎn)換器4 各模塊程序設(shè)計(jì)及仿真 遞增斜波模塊遞增斜波icrs的VHDL程序如附錄所示，其中clk是輸入時(shí)鐘端口，reset為輸入復(fù)位端口，q為八位二進(jìn)制輸出端口。3 系統(tǒng)細(xì)化框圖系統(tǒng)時(shí)鐘輸入后，通過復(fù)位開關(guān)選擇是否產(chǎn)生波形，當(dāng)各個(gè)模塊產(chǎn)生相應(yīng)的信號波形后，通過波形選擇模塊波形選擇開關(guān)選澤輸出不同的波形，再通過D/A轉(zhuǎn)換器轉(zhuǎn)換，就可以把數(shù)字信號（由FPGA輸出）變成了相應(yīng)模擬的信號波形。方案三：采用數(shù)據(jù)分配器方式此種方案利用數(shù)據(jù)分配器的功能，通過控制開關(guān)選擇相應(yīng)的函數(shù)發(fā)生器模塊，使之產(chǎn)生相應(yīng)的波形輸出，并通過數(shù)據(jù)分配器的使能復(fù)位控制決定是否輸出波形，此種方案和方案二很相似，也能夠?qū)崿F(xiàn)設(shè)計(jì)的功能也具有方案二的優(yōu)點(diǎn)。電路不需要外部搭建，節(jié)約成本且控制簡單方便。方案二：采用數(shù)據(jù)選擇器方式此種方案可以利用VHDL語言寫出數(shù)據(jù)選擇器，然后每種函數(shù)發(fā)生器的輸出和數(shù)據(jù)選擇器輸入相連接，通過控制開關(guān)選擇對應(yīng)的波形輸出。 波形函數(shù)輸出控制方式選擇方案一：控制多路D/A開關(guān)輸出方式此種方案為每一路輸出的波形函數(shù)使用一路D/A轉(zhuǎn)換后輸出，通過控制開關(guān)控制每一路D/A是否工作，決定輸出的波形。此種方案完全可以生成設(shè)計(jì)要求的6種波形，而且通過軟件仿真可以直觀的觀測的輸出的波形參數(shù)，方便調(diào)試和更改波形參數(shù)，外圍電路簡單，減少器件損耗，精度高。方案四
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