【正文】 entity sinx is PORT ( Qt : in INTEGER RANGE 1023 DOWNTO 0 。 use 。 正弦波波形存儲 文件名： 說明：限于篇幅，只給出部分程序代碼 library IEEE。 choice_function_u : choice_function port map clk3200=sysclk,reset=reset,key_route=key_route, sin_data=sin_data_p,tri_data=tri_data_p,asl_data=asl_data_p,rec_data=rec_data_p,function_data=data)。 pir_add_u : pir_add port map (sysclk=sysclk,reset=reset,N=N_p,addr=addr_p,aslant=asl_data_p,triangle=tri_data_p, rectangular=rec_data_p)。 signal sin_data_p,tri_data_p,asl_data_p,rec_data_p :std_logic_vector(8 downto 0)。 signal N_p,addr_p :integer range 1023 downto 0。 第三章 軟件設(shè)計 13 function_data: out std_logic_vector(8 downto 0))。 ponent choice_function Port (clk3200,reset,key_route:in std_logic。 DD : out std_logic_vector(8 downto 0) )。 end ponent。 addr: out integer range 1023 downto 0。 ponent pir_add Port ( sysclk,reset : in std_logic。 N:out integer range 1023 downto 0)。 architecture Behavioral of top is ponent key Port (sysclk,key1,reset,add,sub: in std_logic。 data : out std_logic_vector( 8 downto 0))。 entity top is Port (sysclk,reset,key1,add,sub,key_route:in std_logic。 use 。 頂層程序 文件名： 基于 FPGA的數(shù)字波形發(fā)生器 12 library IEEE。 y=*sin(x)+。 基于 FPGA的數(shù)字波形發(fā)生器 10 FPGA 接口及數(shù)模轉(zhuǎn)換電路設(shè)計 電路如圖 所示 圖 FPGA接口與模數(shù)轉(zhuǎn)換電路 第三章 軟件設(shè)計 11 第三章 軟件設(shè)計 正弦波合成 器設(shè)計 正弦波波形數(shù)據(jù)產(chǎn)生 利用 計算波形數(shù)據(jù) ， 程序及結(jié)果如下： step=2*pi/1023。 D/A 轉(zhuǎn)換電路 D/A 轉(zhuǎn)換電路的實現(xiàn)如圖 3所示。 電路設(shè)計中，采用 ALTRA 公司的 EPM7128AETC100－ 10芯片，在 MAX+PLUSⅡ 開發(fā)環(huán)境中完成分頻緶泛偷刂販 ⑸ 韉緶返納杓啤； 贑 PLD 的電路設(shè)計，可以省去大部分的中小規(guī)模集成電路和分離元件；使得電路具有集成度高、工作速度快、編程方便、價格低廉的顯著優(yōu)點。分頻電路的工作由單片機(jī)控制。 CPLD 邏輯設(shè)計 分頻電路采用兩片 74HC163 實現(xiàn)。為克服這一弊端，通過 MATLAB編程的方法將產(chǎn)生的波形數(shù)據(jù)按照 HEX 文件的 INTEL 格式存放 ,然后將這些波形數(shù)據(jù)整批次燒錄入數(shù)據(jù)存儲器中。在 MATLAB 中設(shè)定抽樣率為 500KHz,得到了 2500 個波形數(shù)據(jù)。設(shè)計的任意波形發(fā)生器，數(shù)據(jù)存儲器選用 28C256 芯片，信號波形通過 MATLAB 仿真產(chǎn)生；得到的波形數(shù)據(jù)存放在數(shù)據(jù)存儲器 28C256 中。 OneSecondPulse 模塊為產(chǎn)生 1s脈沖的模塊，為計數(shù)提供基準(zhǔn)參考脈沖。整個測頻模塊的符號圖如圖 7 所示。在本設(shè)計中，測頻模塊的具體設(shè)計思路為：首先將 A/D 轉(zhuǎn)換器轉(zhuǎn)換后的數(shù)據(jù)通過一個比較器得到測頻脈沖，由于本設(shè)計中的 A/D 將 0V 電壓轉(zhuǎn)換為 0x80，為避免在 0V 附近的小信號振蕩造成測頻誤差，將比較器的固定比較值設(shè)定為 0x88。 頻率測量模塊在本系統(tǒng)中起著非常重要的作用，它不僅決定著采樣頻率，還決定液晶顯示屏幕的基本時間基準(zhǔn)。 FIFO 的輸入信號有數(shù)據(jù)輸入信號，直接和 A/D 轉(zhuǎn)換器的輸入相連下；寫信號和寫使能信號，寫信號和上述頻率選擇信號相連，可以以合適的速率將數(shù)據(jù)寫入 FIFO，寫使能設(shè)置為永遠(yuǎn)有效；讀信號和讀使能信號，這都有單片機(jī)發(fā)出的控制信號給出；異步清零信號則在每次寫 FIFO 前將其清空。本設(shè)計中利用 EP1K50QC208 中自帶的 EAB(嵌入式邏輯塊 )，通過 Quartus II 中的 LPM 工具直接生成兩個 512*8 位的 FIFO，作為兩路 A/D 轉(zhuǎn)換器的數(shù)據(jù)緩沖。在這種情況下，必須要在高速采集和低速處理之間建立相應(yīng)的緩沖途徑才能保證系統(tǒng)的正常工作。使用有限狀 態(tài)機(jī)設(shè)計，可以減少大量的按鍵，操作簡單。 波形選擇模塊 與 鍵盤控制模塊 設(shè)計 波形選擇用于按鍵選擇輸出的波形類型，采用一個按鍵，每按一次變換一種波形，選到最后一個之后又重頭開始。 10V。 直接對數(shù)模轉(zhuǎn)換芯片的電阻網(wǎng)絡(luò)的基準(zhǔn)電壓進(jìn)行調(diào)節(jié)， DAC0832 的基準(zhǔn)電壓為177。由式（ 21） 舉例說明累加器位數(shù)不同產(chǎn)生 的差異： )(132104857633554432 HzSS ??? 式 (23) )(13355443233554432 HzSS ?? 式 (24) 式（ 24）產(chǎn)生的波形將遠(yuǎn)遠(yuǎn)優(yōu)于式 (23)，更優(yōu)于我們現(xiàn)在所得 到 的波形，最高頻率可提高幾倍。不過，即使這樣，得到的波形依然很平滑，可以滿足設(shè)計要求。 第二章 單元電路設(shè)計 7 因此，只要控制 S 的值就可以準(zhǔn)確地實現(xiàn)頻率步進(jìn)為 10Hz 的等步進(jìn)調(diào)頻。 輸出波形的頻率可由式 （ 21） 計算： Skff N osc ??? 20 式 （ 21） 其中， fosc為晶振頻率， k 為分頻系數(shù)， N為相位累加器位數(shù)， S為相位累加 器步長。 基于 FPGA的數(shù)字波形發(fā)生器 6 頻率 與 幅度調(diào) 節(jié) 的 原理及 實現(xiàn) 頻率等步進(jìn)調(diào)節(jié)的實 現(xiàn) 由于采用 DDFS，在 ROM 中存有波形一個周期的 n 個等間隔歸一化采樣數(shù)據(jù)，改變 相位累加器的步進(jìn)， 從而改變對 ROM 中數(shù)據(jù)的讀取速度，即可合成不同頻率的波形， 存儲器中存入過量的 采樣 值，使得采樣點數(shù)較 少 時 ， 依然能夠得到較好的波形輸出，從而得到較高的頻率輸出。將三角波變?yōu)檎也ㄊ墙?jīng)過一個非線性網(wǎng)絡(luò)（正弦波變換器）而得以實現(xiàn)，在這個非線性網(wǎng)絡(luò)中，當(dāng)三角波的兩端變?yōu)槠交恼也ǎ瑥?2腳輸出。當(dāng)它下降到電源電壓的1/3 時，電壓比較器 Ⅱ 輸出電壓便發(fā)生跳變，使觸發(fā)器輸出為方波，經(jīng)反相緩沖器由引腳 9 輸出方波信號。恒流源 I2和 I1 的大小可通過外接電阻調(diào)節(jié)，但必須 I2＞ I1。 矩形波的產(chǎn)生更為簡單， 只需根據(jù)占空比， 調(diào)節(jié) 一個周期內(nèi)輸出 高 、 低電平的時間即可。 三角波 、鋸齒波、矩形波 的合成 由于三角波、鋸齒波、矩形波波形變化是線性 ，因此不需要進(jìn) 行 波形存儲 。當(dāng)相位累加器達(dá)到上限時，就會產(chǎn)生一次溢出，完成一個周期性的動作，這個周期就是 合成信號的一個周期，累加器的溢出頻率也就是 DDS 的合成信 第二章 單元電路設(shè)計 5 號頻率。相位寄存器可以將加法器在上一個時鐘作用后產(chǎn)生的新相位數(shù)據(jù)反饋到加法器的輸入端，以使加法器在下一個時鐘的作用下繼續(xù)將相位數(shù)據(jù)與頻率控制字相加。參考時鐘由一個高穩(wěn)定的晶體振蕩器產(chǎn)生，來同步整個頻率合成器的各個組成部分。它現(xiàn)將所需正弦波一個周期的離散樣點的幅值數(shù)字量存入 ROM 中，然后按一定的地址間隔（相位增量）讀出，并經(jīng) DA轉(zhuǎn)換器形成模擬正弦信號，再經(jīng)低通濾波器得到質(zhì)量較好的正弦信號， DDS 原理圖如下： DDS 能用于任意波形發(fā)生裝置 ,其原理每個波形存儲器中存儲一個周期的任意波形信號，每個周期由若干波形點構(gòu)成，每個點和相位一一對應(yīng)，所以又相當(dāng)于一個相位 /振幅變換器，振幅信息通過 D/A轉(zhuǎn)換器生成階梯波形，經(jīng)過濾波得到需要的波形。 根據(jù)現(xiàn)有技術(shù)，采用 DDS 直接數(shù)字頻率合成技術(shù)來完成正弦信號。10176。同一個電路結(jié)構(gòu)在不 改變元件參數(shù)值的情況下可以提供 L+R 通道和 LR通道。為了產(chǎn)生復(fù)合的多路復(fù)用信號，兩個模擬多路復(fù)用器的輸出在一個外部網(wǎng)絡(luò)中相加。一個 MHz信號為第二個可逆計數(shù)器提供時鐘信號，從較高頻率 取出一個 38 kHz 加減控制信號接至計數(shù)器 IC2。外部音頻源可用 L 和 R 音頻信號分別驅(qū)動電阻網(wǎng)絡(luò)的上端和下端。二進(jìn)制計數(shù)器 IC3 為計數(shù)器 IC2 產(chǎn)生一個 608 kHz 時鐘信號以及一個 19 kHz 加減控制信號，而六反相器IC1 則用作晶振和緩沖器。fALIAS=m(2Nf SINE)，式 中 m= 3。可逆計數(shù)器 IC2驅(qū)動 IC1，并利用正弦波固有的對稱性來提高 19 kHz 導(dǎo)頻正弦波的精度，降低其失真。這些電阻器的阻值要經(jīng)過加權(quán)以便提供 N=8 的正弦波近似采樣值。另外，導(dǎo)頻音的任何失真都會產(chǎn)生諧波，從而干擾鄰近的信號。 19 kHz 導(dǎo)頻音包括一個基帶信號，而 L+R 信號和 LR信號則由以 38 kHz 為中心的 DSBSC（雙邊帶抑制載波）組成。 一個多路復(fù)用信號包含在立體聲模擬 FM廣播系統(tǒng)上傳輸?shù)幕鶐畔⒁约耙粋€或多個 SCA（輔助通信授權(quán)）信道