【正文】 end endmodule 則 （ 3） Verilog實(shí)現(xiàn) 。 always(posedge clk) begin q=q1。 reg [8:1] q。 input data,clk,RD 。 amp。 amp。 amp。 amp。 amp。 amp。 amp。 amp。 方法一：用上升沿 D 觸發(fā)器和邏輯門設(shè)計(jì)，畫出電路圖； 方法二：用 74LS194和邏輯門設(shè)計(jì)，畫出電路圖； 方法三：用 Verilog HDL描述。 endmodule 15. 設(shè)計(jì)一個(gè)串行輸入， 8位受控輸出的右移移位寄存器。 else {flag,codeout}=3’b0_00。 else if (c==0) {flag,codeout}=3’b1_01。 always(n_en or a or b or c or d) if(~n_en) if(a==0) {flag,codeout}=3’b1_11。 reg [2:1] codeout。 output [2:1] codeout。 input a,b,c,d。（ 8分） （ 1）電路具有一個(gè)低有效使能端； （ 2）電路具有一個(gè)編碼輸出有效標(biāo)志。 assign Y0=~X0。~X0。X1|X2amp。 assign Y2=~X2amp。X1|X2amp。 output Y3,Y2,Y1,Y0。（ 10分） X3 X2 X1 X0 Y3 Y2 Y1 Y0 0000 0011 0001 0100 0010 0101 0011 0110 0100 0111 0101 1000 0110 1001 0111 1010 1000 1011 1001 1100 1010 dddd 1011 dddd 1100 dddd 1101 dddd 1110 dddd 1111 dddd 021233 XXXXXY ???01212022 XXXXXXXY ???01011 XXXXY ??00 XY ?module codetrans (X3,X2,X1,X0,Y3,Y2,Y1,Y0)。 default : {z,next}={0,A}。 C : if (x==1) {z,next}={1,A}。 B : if (x==1) {z,next}={0,C}。 always (x or now) case (now) A : if (x==0) {z,next}={0,B}。 reg [2:1] now,next 。 output z 。 parameter A=2’B00, B=4’B01, C=4’B11。 endcase endmodule q[3:0] 0000 1000 1100 1110 1111 0111 0011 0001 其它 12. 畫出“ 011”序列檢測器的原始狀態(tài)圖，再用 Verilog HDL建模。 4’b0001:q=4’b0000。 4’b0111:q=4’b0011。 4’b1110:q=4’b1111。 4’b1000:q=4’b1100。 reg [3:0] q 。 input clk 。要求先畫出能自啟 動(dòng)的狀態(tài)圖，再進(jìn)行描述。 default : q=8’b1110 。 4’b1 011: q=4’b0111 。 always (posedge clk) case (q) 4’b1110: q=4’b1101 。 output [3:0] q 。（ 10分） q[3:0] 1110 1101 1011 0111 module xuhuan_0_l(clk, q) 。 end end endmodule 10. 用 Verilog HDL描述一個(gè)左移循環(huán)一個(gè)“ 0”的 4位環(huán)形計(jì)數(shù)器。 (q=4’b1100)) q=q1。 end else begin if((q4’b0011) amp。 (q4’b1100)) q=q+1。 always (posedge clk) begin if (x==0) begin if((q=4’b0011) amp。 output [4:1] q 。（ 8分） moduel counter (clk, x, q) 。 endmodule 9. 用 Verilog HDL描述一個(gè)余 3碼可逆計(jì)數(shù)器。amp。 end else qout = qout 。 else if ( en==1 ) begin if( qout47) qout = qout+1 。 reg [5:0] qout 。 output [5:0] qout 。 module counter (clrn, clk,en, qout, rco) 。 endmodule 8. 用 Verilog HDL描述一個(gè)滿足下列要求的計(jì)數(shù)器。 else if (set==1) q=1 。 reg q 。 input clk, clr, set, d 。 endcase endmodule 7. 用 Verilog HDL描述一個(gè)具有高有效同步置位、同步清零的下升沿 D觸發(fā)器。 2’b10 : q=1 。 else case ({ j,k }) 2’b00 : q=q 。 always (posedge clk or negedge n_clr or negedge n_set) if (n_clr==0) q=0 。 output q 。 endmodule module JKff_2(clk,n_clr,n_set,j,k,q) 。 output check。（ 6分） module oddcheck(data,check)。 end endmodule 5. 用 Verilog HDL描述一個(gè) 8位數(shù)據(jù)并行傳輸時(shí)，符合奇校驗(yàn)約定的校驗(yàn)位發(fā)生器。 else {codeout,oe}=5’b11111。amp。 (codein=4’b0100)) {codeout,oe}={codein,0}。 always(en or codein) if(en) begin if((codein=4’b0000) amp。 reg [3:0] codeout。 output [3:0] codeout。 input [3:0] codein。 endmodule 4. 用 Verilog HDL描述一個(gè)代碼轉(zhuǎn)換電路，要求如下 ：（ 8分 ） （ 1）電路輸入為 8421碼，電路輸出為 2421碼； （ 2）電路具有一個(gè)高有效使能端； （ 3）電路有一個(gè)輸出標(biāo)志，當(dāng)使能無效或輸入偽碼時(shí)，該標(biāo)志為 1；否則為 0。 default:f=8’b00000000。 2’b10: f=d2。 always(en or d0 or d1or d2 or d3 or sel) if(en) case(sel) 2’b00: f=d0。 output [7:0] f。 input en。（ 8分） en sel[1:0] d0[7:0] f[7:0] d1[7:0] d2[7:0] d3[7:0] 參考答案： module mux_4_1(en,d0,d1,d2,d3,sel,f)。 endcase end endmodule 3