【正文】 q[8]=data。 output [8:1] out。 amp。 amp。 amp。 amp。 （ 10分） 下列三種設計方法任選一種。 else if (d==0) {flag,codeout}=3’b1_00。 reg flag。 input n_en。 endmodule 14. 用 Verilog HDL描述一個 4—2優(yōu)先權編碼器。~X1amp。X0。 input X3,X2,X1,X0 。 else {z,next}={0,B}。 else {z,next}={0,A}。 reg z 。（ 10分） A C B 0 / 0 1 / 0 1 / 1 1 / 0 0 / 0 0 / 0 module test_011 (x,clk,z)。 4’b0011:q=4’b0001。 4’b1100:q=4’b1110。 output [3:0] q 。 endcase endmodule 其它 11. 用 Verilog HDL描述一個 4位右移扭環(huán)形計數(shù)器。 4’b1101: q=4’b1011 。 input clk 。 else q=4’b1100。 else q=4’b0011。 reg [4:1] q 。當 x=0時，加 1計數(shù)；當 x=1時， 減 1計數(shù)。 end assign rco = ( qout==47 amp。 always ( posedge clk or negedge clrn ) begin if ( ~ clrn ) qout = 0 。 input clrn, clk, en。 else q=d 。 output q 。 2’b11 : q=~q 。 else if (n_set==0) q=1 。 input clk, n_clr, n_set, j, k 。 input [8:1] data。 else {codeout,oe}=5’b11111。 else if((codein=4’b0101) amp。 reg oe。 input en。 endcase else f=8’b00000000。 2’b01: f=d1。 input [1:0] sel。要求先畫出模塊框圖， 再進行描述。 3’b110:dataout=8’b0100_0000。 3’b010:dataout=8’b0000_0100。 reg [8:1] dataout。 module design2(n_en,code,dataout)。 xor X1(W1,A,B), X2(W2,C,D), X3(F3,W1,W2)。 =1 ≥1 ≥1 F3 F2 F1 A B C D module design1(A,B,C,D,F1,F2,F3)。 4’b1111:q=4’b0000。 4’b1011:q=4’b1100。 4’b0001:q=4’b0010。 output z。 default : q=8’b1110 。 always (posedge clk) case (q) 4’b1110: q=4’b1101 。 S1 S0 Rin A B C D Lin CLK CLR QA QB QC QD 1 1 1 1 1 0 CP /CLR 74LS194 0000 1110 1101 1011 0111 功能： 4位左循環(huán)一個 0 module xuhuan_0_l(clk, q) 。 B3 B2 B1 B0 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 1101 1110 1111 B3 B2 B1 B0 G3 G2 G1 G0 0000 0000 0001 0001 0010 0011 0011 0010 0100 0110 0101 0111 0110 0101 0111 0100 1000 1100 1001 1101 1010 1111 1011 1110 1100 1010 1101 1011 1110 1001 1111 1000 功能： 4位格雷碼加 1計數(shù)器 74LS163 CLK CLR LD ENT ENP QA A QB B QC C QD D RCO 1 CP 清零 0 1 F 11. 分析圖示電路的邏輯功能，并畫出 F的波形圖。 endcase endmodule 9. 分析 74LS163構成的電路功能。 always (posedge clk) case (q) 3’b001 : q=3’b100 。 D Q CP D Q CP D Q CP Q3 Q2 Q1 CLK 001 100 010 000 111 011 101 110 從完全狀態(tài)轉換圖可以看到，當電路處于無效狀態(tài)時，不能經(jīng)過有限個時鐘節(jié)拍自動進入到有效循環(huán)，故電路不能自啟動 module exam (clk, q) 。 amp。 A B C D 00/00/00/10/11/11/11/01/1/1/1/0/1/0/0/0/CABDACDBDCBA10X)(tY)()( / t1t ZY ?1/010/111/101/001/000/100/110/011011010010X01)()()( / t1t01t1 Z ??)(a )(b )(cX / Z 7. 分析圖示同步時序電路。(a^b)。~s0amp。 74LS153 x1 x0 en d0 d1 d2 d3 F ≥1 =1 s1 s0 0 0 1 a b a b s1 s0 F 0 0 a+b 0 1 0 1 0 1 1 1 a⊕b Verilog 模型： module select (a,b,s1,s0,F)。 output s2,s1。 1 =1 =1 amp。 (codein=4’b1001)) codeout=codein+4’b0110。amp。 input [3:0] codein。~C。 assign F=Aamp。 else F=0。 output F。 F G ?? )7,4,2,1(3mF?? )7,3,2,1(3mGX Y Z F G 0 0 0 0 0 0 0 1 1 1 0 1 1 0 1 0 1 0 1 1 1 0 0 1 0 1 0 1 0 0 1 1 0 0 0 1 1 1 1 1 （ 1） （ 2） （ 3）功能：全減器，其中， X：被減數(shù) Y：減數(shù) Z：低位向本位的借位 F：本地差 G：本位向高位的借位 2. 分析數(shù)據(jù)選擇器 74LS151構成的邏輯電路功能。 A7A