【正文】 . 用 Verilog HDL描述一個高有效使能的 8位四選一。 3’b111:dataout=8’b1000_0000。 3’b101:dataout=8’b0010_0000。 3’b011:dataout=8’b0000_1000。 3’b001:dataout=8’b0000_0010。 always(n_en or code) begin if(!n_en) dataout=8’b0000_0000。 output [8:1] dataout。 input n_en。 endmodule W1 W2 W3 X1 X2 X3 ON1 ON2 A1 2. 用 Verilog HDL描述滿足下列要求的 3—8譯碼器 ：（ 10分 ） （ 1）一個低有效使能端； （ 2）譯碼輸出高有效。 and A1(W3,A,B,C,D)。 wire W1,W2,W3。 input A,B,C,D。（ 10分） =1 =1 amp。 default:q=4’b0000。 4’b1110:q=4’b1111。 4’b1100:q=4’b1101。 4’b0100:q=4’b1011。 4’b0010:q=4’b0011。 always(posedge clk) case(q) 4’b0000:q=4’b0001。 output [4:1] q。 input clk。 endcase endmodule 13. 根據狀態(tài)圖建立狀態(tài)轉換表，說明電路功能并建立 Verilog HDL模型。 4’b0111: q=4’b1110 。 4’b1101: q=4’b1011 。 reg [3:0] q 。 input clk 。 12. 分析圖示電路，寫出啟動清玲后電路的狀態(tài)轉換序列，說明功能并建立 Verilog HDL 模型。 CP /CLR F 狀態(tài)變換序列： QD QC QB QA 0 0 0 0 0 0 1 0 0 0 1 1 0 1 0 0 0 1 1 0 0 1 1 1 1 0 0 0 1 0 1 0 1 0 1 1 1 1 0 0 1 1 1 0 1 1 1 1 F = QD， 12個 CP脈沖 ，F輸出 1個脈沖 ， 占空比50%。 Q3Q2Q1Q0 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 功能：從 0到 11的模 12計數器 74LS163 CLK CLR LD ENT ENP QA A QB B QC C QD D RCO 1 CP =1 B0 B1 B2 B3 =1 =1 G0 G1 G2 G3 10. 分析啟動清零后 B3B2B1B0的狀態(tài)轉換序列，列表分析電路功能。 （ 1）畫出上電清 0后，電路的狀態(tài)轉換序列； （ 2）說明電路功能。 default : q=3’b001 。 3’b100 : q=3’b010 。 reg [3:1] q 。 input clk 。建立可自啟動的 Verilog HDL模型。 X CLK Z CLK X Q1 Q0 Z X Q1 Q0 J1 K1 J0 K0 Q1(t+1) Q0(t+1) Z 激勵方程： 01100 XQKJ XKJ ?? ??輸出方程： 01Z?000 00 00 0 0 0 001 00 00 0 1 0 010 00 00 1 0 0 011 00 00 1 1 1 100 00 11 0 1 0 101 11 11 1 0 0 110 00 11 1 1 0 111 11 11 0 0 1 功能： X=1，模 4加 1計數，計到 11時產生循環(huán)進位 Z=1； X=0時，停止計數。 J Q0 CP K J Q1 CP K amp。（ 10分） （ 1）寫出激勵方程和輸出方程； （ 2）作激勵 / 狀態(tài)轉換表； （ 3）畫初態(tài) Q1Q0=00時，輸入 x為 00001111時， Q Q0、 Z的波形圖。 當X=0時 ， 它的功能是 兩位二進制加 1計數器 ， 當 X=1時 ， 它的功能是 兩位二進制減 1計數器 。 endmodule 6. 狀態(tài)圖如 （ a） 所示 ， 請將次態(tài) /輸出填在 （ b） 表中 。s0amp。(a|b)| s1amp。 assign F=~s1amp。 input a,b,s1,s0。 y 189。 assign {s1,s2}=x3+x2+x1。 input x3,x2,x1。 ≥1 x3 x2 x1 s2 s1 s2=x3⊕x2⊕x1 s1=x3 x2 +(x3⊕ x2) x1 x3 x2 x1 s2 s1 000 0 0 001 1 0 010 1 0 011 0 1 100 1 0 101 0 1 110 0 1 111 1 1 功能： 若將 x x2作為兩個加數 ，x1作為低端進位 ， 則電路實現全加器的功能 ， s2是本地和的輸出 ， s1是向上進位輸出 。 （ 1）寫出輸出表達式； （ 2）列真值表并說明電路的綜合功能； （ 3）建 Verilog HDL模型。 else codeout=4’bzzzz。amp。 (codein=4’b0100)) codeout=codein。 always(codein) begin if((codein=4’b0000) amp。 output [3:0] codeout。 X3 X2 X1 X2 X0 解： Y3Y2Y1Y0=X3X2X1X0+0WW0 W=X3+X2X1+X2X0 X3X2X1X0 W B3B2B1B0 Y3Y2Y1Y0 0000 0 0000 0000 0001 0 0000 0001 0010 0 0000 0010 0011 0 0000 0011 0100 0 0000 0100 0101 1 0110 1011 0110 1 0110 1100 0111 1 0110 1101 1000 1 0110 1110 1001 1 0110 1111 結論： 將 8421碼轉換為 2421碼 Verilog 模型： module CT (codein,codeout)。 endmodule 3. 分析圖示電路實現的邏輯功能，并建立實現該功能的 Verilog HDL模型。~Bamp。Bamp。 output F。 endmodule （ 3） module same(A,B,C,F)。(B==C)) F=1。 reg F。 input A,B,C。 （ 1）寫出邏輯表達式； （ 2）說明電路功能； （ 3）用 Verilog HDL描述電路功能。 amp。 （ 1）寫出 F（ X,Y,Z）和 G（ X,Y,Z）的邏輯表達式； （ 2）給出真值表； （ 3）分析電路功能。試填寫表格。 0011/0 0100/0 1100/1 1011/0 1010/0 1001/0 1000/0 0111/0 0110/0 0101/0 其它 /0 0Y6Y7Y 1Y2Y3Y4Y5Y1GB2GA2GC B A0Y/6Y/7Y/ 1Y/2Y/3Y/4Y/5Y/≥1 amp。 CABACABA ???15. 根據給定的波形，畫出高有效使能 D鎖存器和上升沿 D觸發(fā)器初態(tài)均為 0時的輸出波形。 amp。 ≥1