【正文】 CP /CLR F 狀態(tài)變換序列： QD QC QB QA 0 0 0 0 0 0 1 0 0 0 1 1 0 1 0 0 0 1 1 0 0 1 1 1 1 0 0 0 1 0 1 0 1 0 1 1 1 1 0 0 1 1 1 0 1 1 1 1 F = QD， 12個 CP脈沖，F(xiàn)輸出 1個脈沖，占空比50%。 Q3Q2Q1Q0 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 功能：從 0到 11的模 12計數(shù)器 唬碧遇混販這瞳奄拜音芹抿戶柳撐瓊功渙煌穗放里疤夯佩醫(yī)剝七暖諷侶屜《數(shù)字邏輯》自測題答案《數(shù)字邏輯》自測題答案 74LS163 CLK CLR LD ENT ENP QA A QB B QC C QD D RCO 1 CP =1 B0 B1 B2 B3 =1 =1 G0 G1 G2 G3 10. 分析啟動清零后 B3B2B1B0的狀態(tài)轉(zhuǎn)換序列，列表分析電路功能。 （ 1）畫出上電清 0后，電路的狀態(tài)轉(zhuǎn)換序列； （ 2）說明電路功能。 default : q=3’ b001 。 3’ b100 : q=3’ b010 。 reg [3:1] q 。 input clk 。建立可自啟動的 Verilog HDL模型。 X CLK Z CLK X Q1 Q0 Z X Q1 Q0 J1 K1 J0 K0 Q1(t+1) Q0(t+1) Z 激勵方程： 01100 XQKJ XKJ ?? ??輸出方程： 01Z?000 00 00 0 0 0 001 00 00 0 1 0 010 00 00 1 0 0 011 00 00 1 1 1 100 00 11 0 1 0 101 11 11 1 0 0 110 00 11 1 1 0 111 11 11 0 0 1 功能： X=1，模 4加 1計數(shù)，計到 11時產(chǎn)生循環(huán)進位 Z=1； X=0時，停止計數(shù)。 J Q0 CP K J Q1 CP K amp。（ 10分） （ 1）寫出激勵方程和輸出方程； （ 2）作激勵 / 狀態(tài)轉(zhuǎn)換表； （ 3）畫初態(tài) Q1Q0=00時，輸入 x為 00001111時， Q Q0、 Z的波形圖。當(dāng) X=0時，它的功能是 兩位二進制加 1計數(shù)器 ，當(dāng) X=1時，它的功能是 兩位二進制減 1計數(shù)器 。 endmodule 帖逼擱玩尺印幀孺懾架倡戳柜扦霓誣裹赫擊槳盂蔑娘害忙仰長呢厭讀封溉《數(shù)字邏輯》自測題答案《數(shù)字邏輯》自測題答案 6. 狀態(tài)圖如（ a）所示，請將次態(tài) /輸出填在（ b）表中。s0amp。(a|b)| s1amp。 assign F=~s1amp。 input a,b,s1,s0。 y 189。 assign {s1,s2}=x3+x2+x1。 input x3,x2,x1。 ≥1 x3 x2 x1 s2 s1 s2=x3⊕ x2⊕ x1 s1=x3 x2 +(x3⊕ x2) x1 x3 x2 x1 s2 s1 000 0 0 001 1 0 010 1 0 011 0 1 100 1 0 101 0 1 110 0 1 111 1 1 功能： 若將 x x2作為兩個加數(shù)，x1作為低端進位，則電路實現(xiàn)全加器的功能， s2是本地和的輸出， s1是向上進位輸出。 （ 1）寫出輸出表達(dá)式； （ 2）列真值表并說明電路的綜合功能； （ 3）建 Verilog HDL模型。 A3 A2 A1 A0 B3 B2 B1 B0 S3 S2 S1 S0 CI0 CO4 Y3 Y2 Y1 Y0 8421碼 X3 X2 X1 X0 0 0 0 W 74LS283 ≥1 amp。~C。C|~Aamp。 assign F=Aamp。 input A,B,C。 else F=0。 always (A or B or C) if((A==B)amp。 output F。 x3 x2 x1 en d0 d1 d2 d3 d4 d5 d6 d7 y F A B C 0 1 0 0 0 0 0 0 1 CBAA B CmF ??? ? )7,1(3（ 1） （ 2）功能：三變量一致檢測電路 （ 3） module same(A,B,C,F)。 F G ?? )7,4,2,1(3mF?? )7,3,2,1(3mGX Y Z F G 0 0 0 0 0 0 0 1 1 1 0 1 1 0 1 0 1 0 1 1 1 0 0 1 0 1 0 1 0 0 1 1 0 0 0 1 1 1 1 1 （ 1） （ 2） （ 3）功能：全減器，其中， X：被減數(shù) Y：減數(shù) Z：低位向本位的借位 F：本地差 G：本位向高位的借位 鋸率打完賽蓮焙足號止撩伎冷刪豪烏豆經(jīng)踢襯菌膚豹鉸式師乃逮慨逼股嘔《數(shù)字邏輯》自測題答案《數(shù)字邏輯》自測題答案 2. 分析數(shù)據(jù)選擇器 74LS151構(gòu)成的邏輯電路功能。 C B A G1 G2 G3 0 0 1 X Y Z Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 amp。 A7A6A5A4A3A2A1A0 16進制 /Y0有效時 01110000 70 /Y1有效時 01110001 71 /Y4有效時 01110100 74 /Y6有效時 01110110 76 /Y7有效時 01110111 77 奮曼互失陶液膊典丑費纂組月瘸景釩洶徹紙旱豺襄馴吹公晚椅嘎賒纏撂逃《數(shù)字邏輯》自測題答案《數(shù)字邏輯》自測題答案 三、綜合分析題（每題 8分） 1. 分析 74LS138譯碼器和邏輯門構(gòu)成的邏輯電路的功能。 A2 A1 A0 A7 A3 A5 A6 A4 17. 由 74LS138譯碼器及邏輯門構(gòu)成的組合邏輯電路如下，其中輸入信號 A7~A0 為地址變量。 EN / CP D Q D鎖存器 Q D觸發(fā)器 16. 畫出具有循環(huán)進位的余 3碼加 1計數(shù)器的 Moore型狀態(tài)圖。 DCBCBADA AB CD 00 01 11 10 00 1 1 0 0 01 0 0 0 1 11 0 1 1 1 10 0 1 1 0 有邏輯險象？ 有 。 amp。 AB C 0 1 00 1 0 01 1 1 11 d 1 10 d 0 AB C 0 1 00 1 1 01 0 d 11 1 1 10 0 0 AB C 0 1 00 0 1 01 1 d 11 d 0 10 d 0 F G Y=F⊕ G Y最簡與非式 = 14. 用卡諾圖法判斷下列電路是否存在邏輯險象。b)|(b^c)。 output F。 cbba)c,b,a(F ????module M1(a,b,c,F)。 D Q CP D Q CP D Q CP D Q CP 1 Q3 Q2 Q1 Q0 CLK Q3~Q0(t) Q3~Q0(t+1)