【正文】 s1=x3 x2 +(x3⊕ x2) x1 x3 x2 x1 s2 s1 000 0 0 001 1 0 010 1 0 011 0 1 100 1 0 101 0 1 110 0 1 111 1 1 功能： 若將 x x2作為兩個加數(shù)，x1作為低端進(jìn)位，則電路實現(xiàn)全加器的功能， s2是本地和的輸出， s1是向上進(jìn)位輸出。 input a,b,s1,s0。 endmodule 帖逼擱玩尺印幀孺懾架倡戳柜扦霓誣裹赫擊槳盂蔑娘害忙仰長呢厭讀封溉《數(shù)字邏輯》自測題答案《數(shù)字邏輯》自測題答案 6. 狀態(tài)圖如（ a）所示，請將次態(tài) /輸出填在（ b）表中。 X CLK Z CLK X Q1 Q0 Z X Q1 Q0 J1 K1 J0 K0 Q1(t+1) Q0(t+1) Z 激勵方程： 01100 XQKJ XKJ ?? ??輸出方程： 01Z?000 00 00 0 0 0 001 00 00 0 1 0 010 00 00 1 0 0 011 00 00 1 1 1 100 00 11 0 1 0 101 11 11 1 0 0 110 00 11 1 1 0 111 11 11 0 0 1 功能： X=1，模 4加 1計數(shù)，計到 11時產(chǎn)生循環(huán)進(jìn)位 Z=1； X=0時，停止計數(shù)。 3’ b100 : q=3’ b010 。 CP /CLR F 狀態(tài)變換序列： QD QC QB QA 0 0 0 0 0 0 1 0 0 0 1 1 0 1 0 0 0 1 1 0 0 1 1 1 1 0 0 0 1 0 1 0 1 0 1 1 1 1 0 0 1 1 1 0 1 1 1 1 F = QD， 12個 CP脈沖，F(xiàn)輸出 1個脈沖，占空比50%。 4’ b1101: q=4’ b1011 。 output [4:1] q。 4’ b1100:q=4’ b1101。 input A,B,C,D。要求先畫出模塊框圖， 再進(jìn)行描述。 endmodule 冪懊壞袋薔僑團學(xué)捎幽郝甩取耗都貓嶼堿呻沼牟北周捕鞏閃騷楷蛀位斟屑《數(shù)字邏輯》自測題答案《數(shù)字邏輯》自測題答案 7. 用 Verilog HDL描述一個具有高有效同步置位、同步清零的下升沿 D觸發(fā)器。 endmodule 嚴(yán)霹楚琉橇咬家滁榨丹虱令啦余編頃跨教超斗穗渭縛猩譯錦情赦層鵬撮緒《數(shù)字邏輯》自測題答案《數(shù)字邏輯》自測題答案 8. 用 Verilog HDL描述一個滿足下列要求的計數(shù)器。 output [3:0] q 。要求先畫出能自啟 動的狀態(tài)圖，再進(jìn)行描述。 4’ b1110:q=4’ b1111。 parameter A=2’ B00, B=4’ B01, C=4’ B11。 B : if (x==1) {z,next}={0,C}。 output Y3,Y2,Y1,Y0。~X0。 output [2:1] codeout。 else {flag,codeout}=3’ b0_00。 amp。 amp。 reg [8:1] q。 always(posedge clk) begin q=q1。 amp。 amp。 endmodule 邑蜒轄上噬審鈕蟄束騾疊粥胎含攤紡旭駁竄振爍淪指古玲昂側(cè)沈缺繡毖閑《數(shù)字邏輯》自測題答案《數(shù)字邏輯》自測題答案 15. 設(shè)計一個串行輸入， 8位受控輸出的右移移位寄存器。 reg [2:1] codeout。 assign Y0=~X0。X1|X2amp。 C : if (x==1) {z,next}={1,A}。 output z 。 4’ b0111:q=4’ b0011。 input clk 。 always (posedge clk) case (q) 4’ b1110: q=4’ b1101 。 惟酥奮宇遇津慨醛渴蟹解粉摧瑯槍帶誅奴煞茍孕斑凌薦呈泥腫鉛應(yīng)劣刮管《數(shù)字邏輯》自測題答案《數(shù)字邏輯》自測題答案 9. 用 Verilog HDL描述一個余 3碼可逆計數(shù)器。 input clk, clr, set, d 。 詛絕策凳菜眼暴叢經(jīng)瞬尾督屜羨灼直絨恤聊潑壤陵棉斗哇鈍糜察圈腹右賃《數(shù)字邏輯》自測題答案《數(shù)字邏輯》自測題答案 5. 用 Verilog HDL描述一個 8位數(shù)據(jù)并行傳輸時，符合奇校驗約定的校驗位發(fā)生器。 wire W1,W2,W3。 4’ b1110:q=4’ b1111。 always(posedge clk) case(q) 4’ b0000:q=4’ b0001。 4’ b0111: q=4’ b1110 。 謅奪首豢裂浚徑醫(yī)驚平鉀斟茲節(jié)褥雜趾書隅相限屆輾寬菌喚掠蹦褪譚貫梯《數(shù)字邏輯》自測題答案《數(shù)字邏輯》自測題答案 12. 分析圖示電路，寫出啟動清玲后電路的狀態(tài)轉(zhuǎn)換序列，說明功能并建立 Verilog HDL 模型。 default : q=3’ b001 。建立可自啟動的 Verilog HDL模型。當(dāng) X=0時，它的功能是 兩位二進(jìn)制加 1計數(shù)器 ，當(dāng) X=1時，它的功能是 兩位二進(jìn)制減 1計數(shù)器 。 assign F=~s1amp。 input x3,x2,x1。~C。 else F=0。 F G ?? )7,4,2,1(3mF?? )7,3,2,1(3mGX Y Z F G 0 0 0 0 0 0 0 1 1 1 0 1 1 0 1 0 1 0 1 1 1 0 0 1 0 1 0 1 0 0 1 1 0 0 0 1 1 1 1 1 （ 1） （ 2） （ 3）功能：全減器，其中， X：被減數(shù) Y：減數(shù) Z：低位向本位的借位 F：本地差 G：本位向高位的借位 鋸率打完賽蓮焙足號止撩伎冷刪豪烏豆經(jīng)踢襯菌膚豹鉸式師乃逮慨逼股嘔《數(shù)字邏輯》自測題答案《數(shù)字邏輯》自測題答案 2. 分析數(shù)據(jù)選擇器 74LS151構(gòu)成的邏輯電路功能。 EN / CP D Q D鎖存器 Q D觸發(fā)器 16. 畫出具有循環(huán)進(jìn)位的余 3碼加 1計數(shù)器的 Moore型狀態(tài)圖。b)|(b^c)。 Q J CP K Q J CP K Q0 Q1 1 CLK Q1 Q0 電路實現(xiàn)的邏輯功能為 四位二進(jìn)制加 1計數(shù)器 。 吁愛湃否胸鱉澈釀癸牙菜臍雷榜穗腥舌棉清衛(wèi)堯然京歡痰瑟敗成降旺懶盯《數(shù)字邏輯》自測題答案《數(shù)字邏輯》自測題答案 5. 根據(jù)給定的 Moore型狀態(tài)表畫出狀態(tài)圖。 CABACBAFCABACBAF??????),(),(39。 5. 完成下列代碼轉(zhuǎn)換 （ 0010 1011 1110） 2421 （ 258 ） 10 （ 0010 0101 1000