【正文】 騙楚《數(shù)字邏輯》自測(cè)題答案《數(shù)字邏輯》自測(cè)題答案 11. 用 Verilog HDL描述一個(gè) 4位右移扭環(huán)形計(jì)數(shù)器。要求先畫出能自啟 動(dòng)的狀態(tài)圖，再進(jìn)行描述。（ 10分） module niu_4(clk, q) 。 input clk 。 output [3:0] q 。 reg [3:0] q 。 always @ (posedge clk) case(q) 4’ b0000:q=4’ b1000。 4’ b1000:q=4’ b1100。 4’ b1100:q=4’ b1110。 4’ b1110:q=4’ b1111。 4’ b1111:q=4’ b0111。 4’ b0111:q=4’ b0011。 4’ b0011:q=4’ b0001。 4’ b0001:q=4’ b0000。 default: q=4’ b0000。 endcase endmodule q[3:0] 0000 1000 1100 1110 1111 0111 0011 0001 其它 瀝窺央睛二瞅剃海撮鄒夫致筆歲拐低旁斌乘自歷喊偏若措彪燈姓常張粗沿《數(shù)字邏輯》自測(cè)題答案《數(shù)字邏輯》自測(cè)題答案 12. 畫出“ 011” 序列檢測(cè)器的原始狀態(tài)圖，再用 Verilog HDL建模。（ 10分） A C B 0 / 0 1 / 0 1 / 1 1 / 0 0 / 0 0 / 0 module test_011 (x,clk,z)。 parameter A=2’ B00, B=4’ B01, C=4’ B11。 input x,clk 。 output z 。 reg z 。 reg [2:1] now,next 。 always @ (posedge clk) now=next 。 always @(x or now) case (now) A : if (x==0) {z,next}={0,B}。 else {z,next}={0,A}。 B : if (x==1) {z,next}={0,C}。 else {z,next}={0,B}。 C : if (x==1) {z,next}={1,A}。 else {z,next}={0,B}。 default : {z,next}={0,A}。 endcase endmodule 役及推轍锨憾入霄鴦聳穆籍濤惜刨民脆踐纖典移版蒂紙耿平優(yōu)承槐涼閏幢《數(shù)字邏輯》自測(cè)題答案《數(shù)字邏輯》自測(cè)題答案 13. 建立 8421碼轉(zhuǎn)換成余 3碼的真值表，寫出 4個(gè)表達(dá)式，建立 Verilog HDL數(shù)據(jù)流 模型。（ 10分） X3 X2 X1 X0 Y3 Y2 Y1 Y0 0000 0011 0001 0100 0010 0101 0011 0110 0100 0111 0101 1000 0110 1001 0111 1010 1000 1011 1001 1100 1010 dddd 1011 dddd 1100 dddd 1101 dddd 1110 dddd 1111 dddd 021233 XXXXXY ???01212022 XXXXXXXY ???01011 XXXXY ??00 XY ?module codetrans (X3,X2,X1,X0,Y3,Y2,Y1,Y0)。 input X3,X2,X1,X0 。 output Y3,Y2,Y1,Y0。 assign Y3=X3|X2amp。X1|X2amp。X0。 assign Y2=~X2amp。X0|~X2amp。X1|X2amp。~X1amp。~X0。 assign Y1=~(X1^X0)。 assign Y0=~X0。 endmodule 杖戴滅茨墅乾階艾畔蜒脖宙瓊哨綁逮侯秀茫釁穎慎消朵毒同辟佃撩竭費(fèi)娟《數(shù)字邏輯》自測(cè)題答案《數(shù)字邏輯》自測(cè)題答案 14. 用 Verilog HDL描述一個(gè) 4—2優(yōu)先權(quán)編碼器。（ 8分） （ 1）電路具有一個(gè)低有效使能端； （ 2）電路具有一個(gè)編碼輸出有效標(biāo)志。 module encoder_4_2(n_en,a,b,c,d,codeout,flag)。 input a,b,c,d。 input n_en。 output [2:1] codeout。 output flag。 reg [2:1] codeout。 reg flag。 always@(n_en or a or b or c or d) if(~n_en) if(a==0) {flag,codeout}=3’ b1_11。 else if (b==0) {flag,codeout}=3’ b1_10。 else if (c==0) {flag,codeout}=3’ b1_01。 else if (d==0) {flag,codeout}=3’ b1_00。 else {flag,codeout}=3’ b0_00。 else {flag,codeout}=3’ b0_00。 endmodule 邑蜒轄上噬審鈕蟄束騾疊粥胎含攤紡旭駁竄振爍淪指古玲昂側(cè)沈缺繡毖閑《數(shù)字邏輯》自測(cè)題答案《數(shù)字邏輯》自測(cè)題答案 15. 設(shè)計(jì)一個(gè)串行輸入， 8位受控輸出的右移移位寄存器。 （ 10分） 下列三種設(shè)計(jì)方法任選一種。 方法一：用上升沿 D 觸發(fā)器和邏輯門設(shè)計(jì)，畫出電路圖； 方法二：用 74LS194和邏輯門設(shè)計(jì)，畫出電路圖； 方法三：用 Verilog HDL描述。 由題意得： QRDoutd a taQittiti????????)1(8)(1)1( 7,. ..2,1則（ 1） D觸發(fā)器實(shí)現(xiàn) Q2 Q1 D Q CP D Q CP D Q CP Q8 Q7 Q6 CLK D Q CP D Q CP D Q CP D Q CP D Q CP Q5 Q4 Q3 data amp。 amp。 amp。 amp。 amp。 amp。 amp。 amp。 RD out8 out7 out6 out5 out4 out3 out2 out1 構(gòu)尺揍濘字棒琶趟畜刷跌棘賦蛆械邪蠻俱墩冷二惶疏焦侶轅驗(yàn)窘怔碼地逢《數(shù)字邏輯》自測(cè)題答案《數(shù)字邏輯》自測(cè)題答案 S1 S0 Rin A B C D Lin CLK CLR QA QB QC QD 0 74LS194 S1 S0 Rin A B C D Lin CLK CLR QA QB QC QD 1 74LS194 RD out8 out7 out6 out5 out4 out3 out2 out1 CLK 1 0 data amp。 amp。 amp。 amp。 amp。 amp。 amp。 amp。 則（ 2） 194實(shí)現(xiàn) 務(wù)臨座還曼爺蜀濾依綠殲堅(jiān)痞未弛侵舷遂煎何廁蓑緣施芒偵存毛噴謗輔惡《數(shù)字邏輯》自測(cè)題答案《數(shù)字邏輯》自測(cè)題答案 module shift_r (data,clk,RD,out)。 input data,clk,RD 。 output [8:1] out。 reg [8:1] q。 assign out=(RD==1?)q:0。 always@(posedge clk) begin q=q1。 q[8]=data。 end endmodule 則（ 3） Verilog實(shí)現(xiàn) 考警掇淡昌哭咨下淚泰歲璃白褐炭糊妙蜜蟻診與銅筋膽謅龐晶頓鴉地吭羚《數(shù)字邏輯》自測(cè)題答案《數(shù)字邏輯》自測(cè)題答案