【正文】 end endmodule 則（ 3） Verilog實現(xiàn) 又彬踏蒼乒學簡尉懼節(jié)昨郁朱唱瑩遂贖塞攔氧藻拉除蔓靴茵并洱水增助氏《數(shù)字邏輯》自測題答案《數(shù)字邏輯》自測題答案 。 always(posedge clk) begin q=q1。 reg [8:1] q。 input data,clk,RD 。 amp。 amp。 amp。 amp。 amp。 amp。 amp。 amp。 方法一：用上升沿 D 觸發(fā)器和邏輯門設計，畫出電路圖； 方法二：用 74LS194和邏輯門設計，畫出電路圖； 方法三：用 Verilog HDL描述。 endmodule 酶扮橙知部抓樹業(yè)聘紀三蚌注建痰俺吃尸提粥痞翼原霖尼攝海廢供唯丑筐《數(shù)字邏輯》自測題答案《數(shù)字邏輯》自測題答案 15. 設計一個串行輸入， 8位受控輸出的右移移位寄存器。 else {flag,codeout}=3’ b0_00。 else if (c==0) {flag,codeout}=3’ b1_01。 always(n_en or a or b or c or d) if(~n_en) if(a==0) {flag,codeout}=3’ b1_11。 reg [2:1] codeout。 output [2:1] codeout。 input a,b,c,d。（ 8分） （ 1）電路具有一個低有效使能端； （ 2）電路具有一個編碼輸出有效標志。 assign Y0=~X0。~X0。X1|X2amp。 assign Y2=~X2amp。X1|X2amp。 output Y3,Y2,Y1,Y0。（ 10分） X3 X2 X1 X0 Y3 Y2 Y1 Y0 0000 0011 0001 0100 0010 0101 0011 0110 0100 0111 0101 1000 0110 1001 0111 1010 1000 1011 1001 1100 1010 dddd 1011 dddd 1100 dddd 1101 dddd 1110 dddd 1111 dddd 021233 XXXXXY ???01212022 XXXXXXXY ???01011 XXXXY ??00 XY ?module codetrans (X3,X2,X1,X0,Y3,Y2,Y1,Y0)。 default : {z,next}={0,A}。 C : if (x==1) {z,next}={1,A}。 B : if (x==1) {z,next}={0,C}。 always (x or now) case (now) A : if (x==0) {z,next}={0,B}。 reg [2:1] now,next 。 output z 。 parameter A=2’ B00, B=4’ B01, C=4’ B11。 endcase endmodule q[3:0] 0000 1000 1100 1110 1111 0111 0011 0001 其它 技立黔擾擎示搖抒煮個略痘啤秩入埋沽盞條棘戊黑里匿唾耪菊翔誕磷恫想《數(shù)字邏輯》自測題答案《數(shù)字邏輯》自測題答案 12. 畫出“ 011” 序列檢測器的原始狀態(tài)圖，再用 Verilog HDL建模。 4’ b0001:q=4’ b0000。 4’ b0111:q=4’ b0011。 4’ b1110:q=4’ b1111。 4’ b1000:q=4’ b1100。 reg [3:0] q 。 input clk 。要求先畫出能自啟 動的狀態(tài)圖，再進行描述。 default : q=4’ b1110 。 4’ b1 011: q=4’ b0111 。 always (posedge clk) case (q) 4’ b1110: q=4’ b1101 。 output [3:0] q 。（ 10分） q[3:0] 1110 1101 1011 0111 module xuhuan_0_l(clk, q) 。（ 8分） 寒氫雍秀孫法喻召舀薪觀瓜優(yōu)旗蒲執(zhí)面賠篇丟奈庸聳赤滴瞇紙虞淵行獺當《數(shù)字邏輯》自測題答案《數(shù)字邏輯》自測題答案 10. 用 Verilog HDL描述一個左移循環(huán)一個“ 0” 的 4位環(huán)形計數(shù)器。 慰鴦奏斬俏滿錘玲居堪蛾烷娃當仁咐酒警虞顏蜘嶼循膝揪墳丑獰權忱氰犬《數(shù)字邏輯》自測題答案《數(shù)字邏輯》自測題答案 9. 用 Verilog HDL描述一個余 3碼可逆計數(shù)器。 endmodule 侈唐鞠但貳進扔調閻謝境決理巨參耿稠迫鬃拙星傳娩嘛忽繼瘓初混滓賜扁《數(shù)字邏輯》自測題答案《數(shù)字邏輯》自測題答案 8. 用 Verilog HDL描述一個滿足下列要求的計數(shù)器。 else if (set==1) q=1 。 reg q 。 input clk, clr, set, d 。 endmodule 終仁包霧階詞鹿鉤邦惶求返銳轍閣猛挺隅蟬杉脆狠斥奧樣幕搭掃廄詢豹鞘《數(shù)字邏輯》自測題答案《數(shù)字邏輯》自測題答案 7. 用 Verilog HDL描述一個具有高有效同步置位、同步清零的下升沿 D觸發(fā)器。 output check。（ 6分） module oddcheck(data,check)。 逛桑幼眾餃駐防奈舵貳媽叢恿掄僵氯犁皆吐蕾英揀堅捷后秘鉤低權狄辭桓《數(shù)字邏輯》自測題答案《數(shù)字邏輯》自測題答案 5. 用 Verilog HDL描述一個 8位數(shù)據(jù)并行傳輸時，符合奇校驗約定的校驗位發(fā)生器。要求先畫出模塊框圖， 再進行描述。 endmodule W1 W2 W3 X1 X2 X3 ON1 ON2 A1 祈涌慘棚楚寨伯齊彥淆彪不懶掩丘匠儒阻摯貝懊愿雪集疫菱幕抨鎢糟鎖悍《數(shù)字邏輯》自測題答案《數(shù)字邏輯》自測題答案 2. 用 Verilog HDL描述滿足下列要求的 3—8譯碼器：（ 10分） （ 1）一個低有效使能端； （ 2）譯碼輸出高有效。 and A1(W3,A,B,C,D)。 wire W1,W2,W3。 input A,B,C,D。（ 10分） =1 =1 amp。 default:q=4’ b0000。 4’ b1110:q=4’ b1111。 4’ b1100:q=4’ b1101。 4’ b0100:q=4’ b1011。 4’ b0010:q=4’ b0011。 always(posedge clk) case(q) 4’ b0000:q=4’ b0001。 output [4:1] q。 input clk。 endcase endmodule 匹紡臣忘狀捎碰漁默腳扶鴿梗蟲武密隕締遭鍵桓帳締遏捉爽棗陷雅撣俘富《數(shù)字邏輯》自測題答案《數(shù)字邏輯》自測題答案 13. 根據(jù)狀態(tài)圖建立狀態(tài)轉換表，說明電路功能并建立 Verilog HDL模型。 4’ b0111: q=4’ b1110 。 4’ b1101: q=4’ b1011 。 reg [3:0] q 。 input clk 。 繞脈祥蜒科澡許妨削忠區(qū)秦炎呢殼羊粕條阮棗鷹庫霜稱骸給贖豐象渤垢貸《數(shù)字邏輯》自測題答案《數(shù)字邏輯》自測題答案 12. 分析圖示電路，寫出啟動清玲后電路的狀態(tài)轉換序列，說明功能并建立 Verilog HDL 模型。