【正文】 串行數(shù)據(jù) DIN和同步配置時(shí)鐘 CCLK可以同時(shí)由一個(gè) PC機(jī)的 I/O口提供，在時(shí)鐘 CCLK的控制下進(jìn)行配置操作。 第 2章 大規(guī)模可編程邏輯器件 圖 外設(shè)配置模式 D0 ～ 7OCR E S E TR D Y / B U S YI N I TD / PR E P R O G R A MC S 0＋ 5V控制信號(hào)地址總線數(shù)據(jù)總線8與 M1 串聯(lián)要求 5k ? 電阻* 當(dāng)讀回有效時(shí)L C A的菊花鏈選擇不同配置5k ?＋ 5V碼邏輯地址譯F P G AI / O 腳通用用戶引腳 I / O其他WSC S 2C S 1L D CHDCM2DOUTC C L KD W NP W RM1M0D0 ～ 7…第 2章 大規(guī)?？删幊踢壿嬈骷? 4． 從動(dòng)串行配置模式 從動(dòng)串行配置模式如圖 。若 FPGA信號(hào) RDY/BUSY輸出高電平，表示一個(gè)字節(jié)的配置數(shù)據(jù)讀完，輸入緩沖器準(zhǔn)備好，準(zhǔn)備讀入下一字節(jié)的配置數(shù)據(jù)。在CS0、 CS CS2和 WRT信號(hào)的控制下得到寫周期，在每個(gè)寫周期經(jīng)數(shù)據(jù)總線通過 FPGA芯片引腳 D0～ D7并行讀入一個(gè)字節(jié)的配置數(shù)據(jù) (也可采用串行方式 )。 主動(dòng)配置模式使用 FPGA內(nèi)部的一個(gè)振蕩器產(chǎn)生 CCLK來驅(qū)動(dòng)從屬器件 ， 并為包含配置數(shù)據(jù)的外部 EPROM生成地址及定時(shí)信號(hào) 。 第 2章 大規(guī)?？删幊踢壿嬈骷? 圖 主動(dòng)串行配置模式 存儲(chǔ)器串行級(jí)聯(lián)的S C P ( L o w R e s e t s t h e A d d r e s s P o i n t e r )可選的菊鏈 F P G A 器件 I / O 引腳 通用用戶V C C可選的從模式 F P G A 器件級(jí)聯(lián)的串行存儲(chǔ)器O E / R E S E TCEC L KD A T AV C CV ppV C CC E OO E / R E S E TCEC L KD A T AR E S E TI N I TD / PC C L KD I NR E S E T F P G A 引腳I / O 其他I N I TL D CHDCM2D O U TM0 M1 P WR D WN?第 2章 大規(guī)?？删幊踢壿嬈骷? 2 ． 主動(dòng)并行配置模式 在主動(dòng)并行配置模式的情況下 ， 一般用 EPROM做外部存儲(chǔ)器 ， 事先將配置數(shù)據(jù)寫入 EPROM芯片內(nèi) ， 每當(dāng)電源接通后 FPGA將自動(dòng)地從外部串行 EPROM中讀取配置數(shù)據(jù) 。 每當(dāng)電源接通后 ， FPGA將自動(dòng)地從外部串行PROM或 EPROM中讀取串行配置數(shù)據(jù) 。 下面以 XC2022和 XC3000為例 ， 介紹 5種配置模式 。 XC2022/XC3000/XC3100及 XC4000系列的配置模式如表 。 只有經(jīng)過邏輯配置后 ， FPGA才能實(shí)現(xiàn)用戶需要的邏輯功能 。 第 2章 大規(guī)?？删幊踢壿嬈骷? FPGA的配置模式 FPGA 的配置模式是指 FPGA用來完成設(shè)計(jì)時(shí)的邏輯配置和外部連接方式 。 第 2章 大規(guī)?？删幊踢壿嬈骷? 4． XC6200、 XC8100系列 FPGA簡介 1) Xilinx XC6200系列 Xilinx XC6200系列是為計(jì)算機(jī)專用協(xié)處理器而設(shè)計(jì)的，有 4個(gè)品種，門數(shù)最高達(dá)到 10萬門；存儲(chǔ)器容量最高達(dá) 256 k位。 XC5000系列包括6級(jí)互連層次 ， 一系列單長線 、 雙長線和長線都通過GRM布線 ， 直接連接 、 LIM和邏輯單元反饋包含在每個(gè)多功能塊中 。 第 2章 大規(guī)?？删幊踢壿嬈骷? 3) 通用布線矩陣 (GRM) GRM在功能上類似于其他結(jié)構(gòu)中見到的轉(zhuǎn)接矩陣 ，但是 ， 它與包含在多功能塊中的邏輯資源的緊耦合是新型的 。 XC5000的I/O包括專用邊界掃描邏輯以增加板級(jí)的可測(cè)性，但不包括輸入或輸出寄存器。這兩種互連資源和 CLB組合在一起形成多功能塊，如圖 (b)所示。一般總是要求 FPGA的實(shí)現(xiàn)軟件能使資源的利用率最大。每個(gè)邏輯單元有 5個(gè)獨(dú)立的輸入和 3個(gè)輸出。 第 2章 大規(guī)模可編程邏輯器件 XC5000系列產(chǎn)品的主要特點(diǎn)是：高密度可再編程系列；新型結(jié)構(gòu)和先進(jìn)工藝的技術(shù)提供最低成本 /門；多功能塊有豐富的局部布線加多用邏輯；多用環(huán)(VersaRing)有高利用率和引腳輸入 /輸出的靈活性；具有進(jìn)位邏輯 、 級(jí)聯(lián)鏈 、 內(nèi)部三態(tài)總線 、 4條全局時(shí)鐘網(wǎng)線和邊界掃描邏輯 (JTAG)；且由 XACT開發(fā)系統(tǒng)支持 。類似于前 3個(gè)系列， XC5000系列由可編程 I/O模塊、可編程邏輯塊和可編程互連組成，它的邏輯和局部布線資源組合成靈活的多功能塊 (Versa Block)，通用布線經(jīng)過通用布線矩陣 (GRM)接到多功能塊上。 (3) 一個(gè) 16 1 RAM，加上一個(gè) 5輸入組合邏輯發(fā)生器。U第 2章 大規(guī)?？删幊踢壿嬈骷? 當(dāng) CLB的組合邏輯發(fā)生器被配置成讀 /寫存儲(chǔ)器(RAM)來使用時(shí)，任一 CLB的組合邏輯發(fā)生器均可通過下列 3種方式之一來配置： (1) 兩個(gè) 16 1 RAM，有兩個(gè)數(shù)據(jù)輸入，兩個(gè)數(shù)據(jù)輸出，并且是完全相同的，如有需要，可對(duì)每個(gè) RAM進(jìn)行不同的定址。發(fā)生器函數(shù)Q1OCOCQ1UF39。 第 2章 大規(guī)?？删幊踢壿嬈骷? 圖 CLB用作讀 /寫存儲(chǔ)器 M配置存儲(chǔ)比特M FG1 6 2MG39。函數(shù)邏輯第 2章 大規(guī)?？删幊踢壿嬈骷? 2) 片內(nèi) RAM XC4000系列是帶有 RAM的第一種可編程邏輯器件。 第 2章 大規(guī)模可編程邏輯器件 圖 快速進(jìn)位邏輯 G1 ～ G4邏輯G39。第 2章 大規(guī)模可編程邏輯器件 1) 快速進(jìn)位邏輯 (Fast Carry) XC4000包含專用硬件來加速加法器和計(jì)數(shù)器的進(jìn)位通道。F 39。F 39。H控制旁路旁路旁路控 制 的 多 路 器受配置程序BCRDD QSD控制S / R發(fā)生器邏輯功能EC/F39。KG39。如圖 所示，每個(gè) XC4000系列的 CLB包括 3個(gè)函數(shù)發(fā)生器、 2個(gè)觸發(fā)器和若干編程控制的多路開關(guān)。 結(jié)構(gòu)的大量改進(jìn)提高了 XC4000系列的邏輯密度和器件性能。 第 2章 大規(guī)模可編程邏輯器件 XC4000的結(jié)構(gòu)改進(jìn)主要有下列幾個(gè)方面： ① 每個(gè)CLB有更多的輸入和輸出； ② 快速進(jìn)位邏輯； ③ 更快 、更有效的計(jì)數(shù)器； ④ 通道傳輸速度達(dá)到系統(tǒng)速度； ⑤ 寬輸入譯碼器； ⑥ 更高的輸出驅(qū)動(dòng)能力 。 第 2章 大規(guī)?？删幊踢壿嬈骷? 圖 XC3000系列的長線 四周的長線可配置成半長線I O B 時(shí)鐘線( 每邊 2 根)垂直長線緩沖器三態(tài)水平長線第 2章 大規(guī)?？删幊踢壿嬈骷? 5) 晶體振蕩器 (Crysta Oscillator) LCA內(nèi)部有一個(gè)高速反相放大器 ， 它位于芯片的右下角 ， 與芯片外部的晶體振蕩電路相組合 ， 可構(gòu)成一個(gè)晶體振蕩器 。如圖 ，夾在兩列 CLB之間有 3根 (XC2022為兩根 )垂直長線，夾在兩行CLB之間有兩根 (XC2022為一根 )水平長線，與每邊 IOB相鄰處還有附加的兩根 (XC2022為一根 )長線。 第 2章 大規(guī)?？删幊踢壿嬈骷? 圖 直接互連 HEGEFEHFGFFFHGGGFG第 2章 大規(guī)模可編程邏輯器件 (3) 長線 (Longlines)。 第 2章 大規(guī)模可編程邏輯器件 516 17 18 19 2015141312116 7 8 9 104321 161 2 3 4 510987611 12 1317 1814 152022圖 轉(zhuǎn)接矩陣的互連選項(xiàng) 第 2章 大規(guī)?？删幊踢壿嬈骷? (2) 直接互連 (Direct Interconnect)。 用自動(dòng)布線程序或 XACT系統(tǒng)中的 Edit Net命令選擇希望的矩陣引腳對(duì) ， 可建立經(jīng)過轉(zhuǎn)接矩陣的連接或不連接 。 轉(zhuǎn)換矩陣連接這些段片的端點(diǎn) ， 實(shí)現(xiàn)相鄰行 、 列的金屬線網(wǎng)段之間的可編程互連 。通用互連由夾在兩列 CLB之間的 5根垂直金屬線段和夾在兩行 CLB之間的 5根 (XC2022為 4根 )水平金屬線段網(wǎng)組成，如圖 。布線資源主要由兩層金屬線段網(wǎng)和可編程單元 (即轉(zhuǎn)接矩陣 — Switch Matrix和可編程互連點(diǎn) — Programmable Interconnection Polins(PIPs))所組成。 這與不斷讀寫的常規(guī)存儲(chǔ)器件的工作方式有很大不同 。 在配置期間 ， 只寫入數(shù)據(jù)；在讀回期間 ， 只讀出數(shù)據(jù) 。如圖 ，每個(gè) IOB單元具有兩個(gè)觸發(fā)器、兩根時(shí)鐘輸入線、輸入門限檢測(cè)緩沖器、三態(tài)控制的輸出緩沖器、上拉電阻及一組程序控制存儲(chǔ)單元。每個(gè)組合邏輯單元可實(shí)現(xiàn)一個(gè)具有 5個(gè)變量的任意邏輯函數(shù) (F模式 )，或兩個(gè)獨(dú)立的 4變量任意邏輯函數(shù)(FG模式 )，或兩個(gè)獨(dú)立函數(shù)的分時(shí)工作模式 (FGM模式 )，分別如圖 (a)、 (b)、 (c)所示。從 5個(gè)邏輯輸入和兩個(gè)內(nèi)部觸發(fā)器輸入中選擇的變量作為查找表的輸入。 第 2章 大規(guī)模可編程邏輯器件 圖 XC3000系列的 LCA結(jié)構(gòu) 配置存儲(chǔ)器可配置邏輯塊 ( C L B )三態(tài)緩沖器互連區(qū)域I / O 塊第 2章 大規(guī)?？删幊踢壿嬈骷? 1) 可配置邏輯塊 (CLB—Configurable Logic Block) XC3000和 XC3100的 CLB結(jié)構(gòu)是相同的 ， 如圖 所示 。 第 2章 大規(guī)?？删幊踢壿嬈骷? 1． XC3000/XC3100系列的 LCA結(jié)構(gòu) 這類 LCA結(jié)構(gòu)包含 5個(gè)完全兼容的 FPGA產(chǎn)品系列：XC3000、 XC3000A、 XC3000L、 XC3100、 XC3100A。 第 2章 大規(guī)?？删幊踢壿嬈骷? FPGA器件的結(jié)構(gòu) 目前， Xilinx公司的 FPGA芯片分為 XC202XC3000/XC3100、 XC4000、 XC5000、 XC6200、XC8100、 Spartan、 Virture等系列。 第 2章 大規(guī)模可編程邏輯器件 表 MAX9000器件特性 第 2章 大規(guī)?？删幊踢壿嬈骷? 圖 MAX9000器件結(jié)構(gòu)圖 I O E I O E輸入輸出單元( I O E )邏輯陣列塊( L A B )I O EI O E?宏單元快速通道互 連I O E I O EI O E I O EI O EI O E?I O EI O EI O EI O E?? ? ? ????????? ?????? I O E I O E???L A B 邏輯陣列第 2章 大規(guī)模可編程邏輯器件 圖 MAX9000器件的邏輯陣列單元 （ 114 個(gè)通道）L A B 局部陣列互連行快速通道其他 L A B和器件內(nèi)的去外部總線去外部總線局部反饋互連列快速通道1 ～ 16宏單元全局控制選擇161648164816161633GOEG C L RG C L K 2G C L K 1D I N 4D I N 3D I N 2D I N 1↑? ??第 2章 大規(guī)?？删幊踢壿嬈骷? 圖 MAX9000器件的宏單元和局部陣列 16 個(gè)可共享擴(kuò)展器乘積項(xiàng)陣列選擇乘積項(xiàng)并行擴(kuò)展器V CC2道互連列快速通到行或使能時(shí)鐘/選擇清零部反饋16 個(gè)內(nèi)寄存器可編程旁路寄存器輸入選擇宏單元全局時(shí)鐘全局清零L A B 局域陣列輸入口互連快速通