【正文】 列。 FLEX10K器件可理想地用于復(fù)雜門陣列的各種場合，其特性如表 。 每個 FLEX10K器件包含一個實現(xiàn)存儲和專用邏輯功能的嵌入陣列和一個實現(xiàn)一般邏輯的邏輯陣列 。 邏輯陣列由邏輯塊 (LAB)構(gòu)成。 第 2章 大規(guī)?？删幊踢壿嬈骷? FLEX10K器件在上電時通過保存在 Altera串行配置 EPROM中的數(shù)據(jù)或系統(tǒng)控制器提供的數(shù)據(jù)進行配置。 IOE位于行通道和列通道的兩端 。 4個全局信號可由 4個專用輸入引腳驅(qū)動 ， 也可由內(nèi)部邏輯驅(qū)動 ， 后者可以提供分頻信號或內(nèi)部異步清零信號 。 EAB的輸入和輸出可以用不同的時鐘 。 由于邏輯單元可驅(qū)動EAB局部互連 ， 所以可以用來控制寫信號或 EAB時鐘信號 。 每個 LE含有一個 4輸入的 LUT、一個可編程的具有同步使能的觸發(fā)器 、 進位鏈和級聯(lián)鏈 ， 如圖 。 LE有兩個驅(qū)動互連通道的輸出引腳：一個驅(qū)動局部互連通道，另外一個驅(qū)動行或列快速互連通道。 利用級聯(lián)鏈， FLEX10K可以實現(xiàn)扇入很多的邏輯函數(shù)。 第 2章 大規(guī)模可編程邏輯器件 快速通道互連由跨越整個器件的行 、 列互連通道構(gòu)成 。 一個行通道可由一個 LE或三個列通道之一來驅(qū)動。這種靈活的布線使得布線資源得到更有效的利用 ， 如圖 。 第 2章 大規(guī)模可編程邏輯器件 圖 FLEX10K的互連資源 細節(jié)詳見圖 2 . 1 6細節(jié)詳見圖 2 . 1 7級 聯(lián) 鏈 與I O EI O EI O EI O EI O EI O EI O EI O EI O EI O EI O EI O EI O EI O Et o L A B B 4t o L A B B 5進位鏈t o L A B A 4t o L A B A 5B2 B3B1A3A2( I O E )列 連 線 帶行 連 線 帶L A BL A BL A BL A BL A BA1L A B……I O EI O EI O EI O EI O EI O E… ……………… ……… … …… … …第 2章 大規(guī)?？删幊踢壿嬈骷? 5) I/O單元 (IOE) 一個 I/O單元 (IOE)包含一個雙向的 I/O緩沖器和一個寄存器。 IOE可用作輸入、輸出或雙向引腳。外圍控制總線利用高速驅(qū)動器使器件中電壓擺率達到最小。 該行中的所有 LE都可訪問這個信號 。 當(dāng) IOE作為輸入時 ， 可驅(qū)動兩個獨立的列通道 。 FLEX10K器件為每個 I/O引腳提供一個可選的開漏輸出 (等效于集電極開路 )。每個邏輯單元 (LE—Logic Element)含有一個 4輸入查找表 (LUT—Look Up Table)和一個可編程寄存器。每個 LAB是一種獨立結(jié)構(gòu)，帶有公用輸入、互連和控制信號。 LAB按行、列排序，構(gòu)成邏輯陣列?？焖偻ǖ阑ミB是一系列連續(xù)的通路 ， 它們貫穿整個器件的長和寬 。 每個 LE含有一個 4輸入查找表 (LUT)、 一個可編程觸發(fā)器 、 一個進位鏈路和一個級聯(lián)鏈路 ， 如圖 。 對于純組合邏輯功能 ， 觸發(fā)器被旁路 ， LUT的輸出直接送到 LE輸出 。 LAB為大區(qū)組結(jié)構(gòu) ， 這種結(jié)構(gòu)的 FLEX8000器件能提供器件有效布線 、 高資源利用率和高性能 ， 如圖 。 相反 ， 在 FPGA器件中的分段布線 ， 需要用轉(zhuǎn)接矩陣來連接多段布線通路 ， 這樣將增加邏輯資源間的延時 ， 因而降低了器件性能 。 第 2章 大規(guī)?？删幊踢壿嬈骷? 圖 FLEX8000器件的 LAB LE7LE6LE5LE4LE3LE2LE1LE8行列互連行互連專用輸入輸出的進位和級聯(lián)去 LA B右端的進位和級聯(lián)輸入來自 LA B左端列互連2281688444444444424LA B控制信號（ 32 通道）LA B局部互連4… … ……………第 2章 大規(guī)?？删幊踢壿嬈骷? 圖 一個 LE驅(qū)動行和列互連 ?行通道每個 LE 驅(qū)動一個行通道L E 1L E 2到局域反饋到局域反饋每個 LE 驅(qū)動兩個列通道16 個列通道?第 2章 大規(guī)?？删幊踢壿嬈骷? 4) 輸入 /輸出單元 (IOE) 圖 /輸出單元 (IOE)的框圖 。 每個 IOE有一個輸出緩沖器 ， 它具有可調(diào)整的輸出轉(zhuǎn)移速率 ， 可配置為低噪聲或高速度性能 。 FPGA器件及其開發(fā)系統(tǒng)是開發(fā)大規(guī)模數(shù)字集成電路的新技術(shù)。它們提供一組高性能、高密度數(shù)字集成電路，排列規(guī)則，組合靈活，可擴展和用戶可編程的陣列結(jié)構(gòu)包含一組配置程序存儲器和 3類可配置單元：周邊的 I/O模塊、 CLB核心陣列和互連資源，如圖 。該組合邏輯單元的延時是固定的，與實現(xiàn)的邏輯函數(shù)的復(fù)雜程度無關(guān)，也就是說，該組合函數(shù)發(fā)生器對邏輯的復(fù)雜程度沒有限制，只與輸入變量的數(shù)目有關(guān)。 第 2章 大規(guī)?？删幊踢壿嬈骷? 圖 XC3000系列的 IOB V CC編程控制的存儲單元DQ輸出緩存輸入閾值T T L或 C M O SFF 或鎖存器C K 2C K 1IKOKTOIQ寄存器輸入直接輸入輸出輸出使能三態(tài)復(fù)用器可編程控制可編程互連節(jié)點( 整體復(fù)位)端口I / ORRQFFD選擇輸出反相三態(tài)反相輸出電阻上拉轉(zhuǎn)換速率第 2章 大規(guī)?？删幊踢壿嬈骷? 3) 配置存儲單元 (Configuration Memory) 如圖 ， 基本的存儲單元由兩個 CMOS反相器和一個用于讀寫數(shù)據(jù)的開關(guān)晶體管組成 。 第 2章 大規(guī)?？删幊踢壿嬈骷? 圖 配置存儲單元 配置控制讀/ 寫數(shù)據(jù)第 2章 大規(guī)模可編程邏輯器件 4) 可編程互連 (Programmable Interconnect) LCA內(nèi)部的可編程互連線是連接各模塊的通道，形成由多個 CLB、 IOB組成的功能電路。 第 2章 大規(guī)?？删幊踢壿嬈骷? 圖 通用互連 BACADABBCBDBBCCCDC開關(guān)矩陣通用互連的金屬網(wǎng)格線第 2章 大規(guī)模可編程邏輯器件 在垂直線段和水平線段交叉處有轉(zhuǎn)接矩陣 。 轉(zhuǎn)接矩陣每組允許的互連引腳如圖 所示 ， 可用 XACT開發(fā)系統(tǒng)中的 Show Matrix命令高亮度地加以顯示 。長線不通過轉(zhuǎn)接矩陣而直接貫通整個芯片，適宜于距離長、延時要求小的多信宿(高扇出 )網(wǎng)絡(luò) (如時鐘網(wǎng)絡(luò)等 )。 利用配置選項 ， 可使其振蕩進行二分頻 ， 實現(xiàn)產(chǎn)生對稱方波的功能 。其中最大的改進在于 CLB的結(jié)構(gòu)，使其功能更為靈活，每個 CLB有更多的“等效門”。能發(fā)生器邏輯功XYXQYQ( 時鐘)F 39。D I NHG39。圖 CLB的配置。每個 CLB的一個可選模式，可使 F′和 G′函數(shù)發(fā)生器內(nèi)的查找表存儲器作為 16 2或 32 1位陣列的讀寫存儲單元 (如圖 )， F1～ F4和 G1～ G4輸入作為地址線，在每個查找表中選擇一個特定的存儲單元。W R I T EW R I T E G 39。 第 2章 大規(guī)?？删幊踢壿嬈骷? 3. XC5000系列的 LCA結(jié)構(gòu) XC5000系列以全新的結(jié)構(gòu)，將 FPGA標準的可編程能力和低成本、大容量特性相結(jié)合，對三層金屬網(wǎng)和 μm CMOS SRAM工藝進行優(yōu)化，使硅片的效能達到驚人的改進，使它們能承受大于 5000門的任何設(shè)計。 第 2章 大規(guī)模可編程邏輯器件 圖 XC5200系列結(jié)構(gòu) ( c ) 可配置邏輯塊 ( C L B )直接連接( b ) 通用模塊 ( V e r s a B l o c k )L I MTSL C 0L C 1G R M( a ) X C 5 2 0 0系列結(jié)構(gòu)框圖B l o c kL C 0C L RCKCEC0C1輸入/ 輸出模塊 ( I O B )V e r s a R i n gVersaRingVersaRingV e r s a R i n gDOQDFDXXXXL C 1L C 2D1DOQDFFDD1DOQDFFDD1FD1DOQDL C 3FFDV e r s aV e r s aB l o c kB l o c kV e r s aV e r s aV e r s aB l o c kV e r s aB l o c kB l o c kG R MB l o c kV e r s aV e r s aB l o c kB l o c kV e r s aG R MG R MG R MG R MG R M G R MG R MG R ML C 2L C 3C L BF1F2F3F4F1F2F3F4F1F2F3F4F1F2F3F4第 2章 大規(guī)?？删幊踢壿嬈骷? 1) 多功能塊 (VersaBlock) 在每個多功能塊結(jié)構(gòu)中的基本邏輯單元 (LC—Logic Cell)如圖 (c)所示，每個邏輯單元由一個 4輸入的函數(shù)發(fā)生器 (F)、一個存儲器件 (FD)和控制邏輯組成。 XC5000系列做到這一點，是靠圍繞每個 CLB的局部互連，即局部互連矩陣 (LIM)和直接連接。這個方法允許最大數(shù)目的 I/O塊圍繞器件放置，改善 I/O與門的比率，并減少每個 I/O的成本。 XC5000的互連 、 一個有效的多路開關(guān)方案和三層金屬組合被用來改善整個硅片利用的效率 。 邏輯配置是指 ， 經(jīng)過用戶設(shè)計輸入并經(jīng)過開發(fā)系統(tǒng)編譯后產(chǎn)生的配置數(shù)據(jù)文件 ，將其裝入 FPGA芯片內(nèi)部的可配置存儲器的過程 ， 簡稱FPGA的下載 。 其他系列的配置模式稍有差別 ，在制作 PCB時 ， 請一定查閱相關(guān)手冊 。 主動串行配置模式如圖 。 第 2章 大規(guī)?？删幊踢壿嬈骷? 圖 主動并行配置模式 N / CS L A V EX C 4 0 0 0 E E XX C 5 2 0 0I N I TD O U TD O N EP R O G R A MC C L KD I NM2M1M0( 8 K 8 )E P R O M( O R L A R G E R )C C L KD O N EP R O G R A MV C C84 . 7 k ?4 . 7 k ?N / CL O WORH I G HD A T A B U SD O U TD0D1D2D3D4D5D6D7M2M0 M1A0A9A8A7A6A5A4A3A2A1A 1 7A 1 4A 1 5A 1 6A 1 3A 1 2A 1 1A 1 0I N I TD7D6D5D4D3D2D1D0P R O G R A MCEOEA3A2A 1 2A 1 1A 1 0A9A8A7A6A5A4A0A1第 2章 大規(guī)?？删幊踢壿嬈骷? 3． 外設(shè)配置模式 在外設(shè)配置模式下， FGPA器件將作為一個微處理器的外設(shè)，配置數(shù)據(jù)由微處理器提供，在微處理器的寫脈沖和片選信號的控制下對 FPGA進行數(shù)據(jù)配置。外設(shè)配置模式的電路如圖 。 第 2章 大規(guī)?？删幊踢壿嬈骷? 圖 從動串行配置模式 I / O 端口 F P G A 微機D / P可選的菊鏈F P G A 器件I / O 引腳通用用戶＋ 5V5k ?＋ 5V引腳I / O其他M2C C L KL D CHDCDOUTD I NR E S E TI N I TP WR D WNM1M0R E S E TD6D5D4