【正文】 的中 、下兩路和項(xiàng)仍可分別饋送到兩個(gè)觸發(fā)器的 D1和 D2端 ，它們的輸出 Q1和 Q2為 “ 內(nèi)藏 ” 工作方式 ， 可通過編程反饋到邏輯陣列總線中去 。 (4) 在寄存器輸出方式中，上、中兩路組合成 8個(gè)積項(xiàng)和自動(dòng)饋送到觸發(fā)器 D1輸入端，而下路的和項(xiàng)除饋送到觸發(fā)器 D2輸入端為“內(nèi)藏”工作方式外，還可與 D1共享。 第 2章 大規(guī)?？删幊踢壿嬈骷? (5) 兩個(gè)觸發(fā)器均可有各自的異步復(fù)位和時(shí)鐘信號(hào)：AR CLK1和 AR CLK2， 它們由編程邏輯陣列中的 4條積項(xiàng)線提供 。 (6) 輸出三態(tài)緩沖器的控制信號(hào)由來自編程邏輯陣列的一條積項(xiàng)線提供 。 第 2章 大規(guī)?？删幊踢壿嬈骷? (7) 當(dāng) I/O端作輸入端使用 ， 或 I/O模塊的輸出反饋到邏輯陣列總線中去時(shí) ， 均通過同一個(gè)反饋緩沖器輸出它們的同相和反相兩路信號(hào) ， 饋送到邏輯陣列總線中去 ， 而兩個(gè)觸發(fā)器的輸出 Q1和 Q2則通過各自的反饋緩沖器 ， 將它們的信號(hào) (同相及反相信號(hào) )饋送到邏輯陣列總線中去 。 第 2章 大規(guī)?？删幊踢壿嬈骷? Altera 公司的器件產(chǎn)品 Altera公司的產(chǎn)品在我國(guó)有較多的用戶，如 EP2EP22 EP60 EP1810等經(jīng)典產(chǎn)品應(yīng)用頗廣。 第 2章 大規(guī)模可編程邏輯器件 1． FLEX10K系列器件 FLEX10K系列器件是高密度陣列嵌入式可編程邏輯器件系列。這類器件最大可達(dá) 10萬個(gè)典型門， 5392個(gè)寄存器；采用 μm CMOS SRAM工藝制造；具有在系統(tǒng)可配置特性；在所有 I/O端口中有輸入 /輸出寄存器； V或 V工作模式；由 Altera公司的MAX+plusⅡ 開發(fā)系統(tǒng)提供軟件支持，可在 PC機(jī)或工作站上運(yùn)行。 第 2章 大規(guī)?？删幊踢壿嬈骷? 為了增加邏輯系統(tǒng)要求的集成度，可編程邏輯不僅要增加密度，而且要有效地實(shí)現(xiàn)大量的邏輯電路。FLEX10K系列以工業(yè)上最大的 PLD (達(dá)到 10萬門 ) 為特征，包括嵌入式陣列、多組低延時(shí)時(shí)鐘和內(nèi)部三態(tài)總線等結(jié)構(gòu)特性，提供了復(fù)雜邏輯設(shè)計(jì)所需的性能和利用主系統(tǒng)級(jí)集成的要求。 FLEX10K器件可理想地用于復(fù)雜門陣列的各種場(chǎng)合，其特性如表 。 第 2章 大規(guī)?？删幊踢壿嬈骷? 表 FLEX10K (EPF10K10～ 10K100)器件特性 第 2章 大規(guī)?？删幊踢壿嬈骷? FLEX10K器件的結(jié)構(gòu)類似于嵌入式門陣列。由于有標(biāo)準(zhǔn)的門陣列，嵌入式門陣列在通用的門海結(jié)構(gòu)中實(shí)現(xiàn)一般邏輯。除此之外，嵌入式門陣列有專門的芯片面積以實(shí)現(xiàn)大的專用功能。 每個(gè) FLEX10K器件包含一個(gè)實(shí)現(xiàn)存儲(chǔ)和專用邏輯功能的嵌入陣列和一個(gè)實(shí)現(xiàn)一般邏輯的邏輯陣列 。 嵌入陣列和邏輯陣列的結(jié)合提供了嵌入式門陣列的高性能和高密度 ， 可以使設(shè)計(jì)者在某個(gè)器件上實(shí)現(xiàn)一個(gè)完整的系統(tǒng) 。 第 2章 大規(guī)模可編程邏輯器件 嵌入陣列由一系列嵌入陣列塊 (EAB)構(gòu)成。實(shí)現(xiàn)存儲(chǔ)功能時(shí)，每個(gè) EAB提供 2048比特，可以用來完成RAM、 ROM、雙口 RAM或者 FIFO功能。 邏輯陣列由邏輯塊 (LAB)構(gòu)成。每個(gè) LAB包含 8個(gè)邏輯單元和一個(gè)局部連接。每個(gè)邏輯單元有一個(gè) 4輸入查找表、一個(gè)可編程觸發(fā)器和一個(gè)實(shí)現(xiàn)進(jìn)位和級(jí)聯(lián)功能的專用信號(hào)路徑。 每個(gè) I/O管腳由位于快速互連通道的每個(gè)行、列兩端的 I/O單元 (IOE)輸入。 第 2章 大規(guī)模可編程邏輯器件 FLEX10K器件在上電時(shí)通過保存在 Altera串行配置 EPROM中的數(shù)據(jù)或系統(tǒng)控制器提供的數(shù)據(jù)進(jìn)行配置。 圖 FLEX10K的結(jié)構(gòu)框圖 。 每組 LE連接到 LAB， LAB被分成行和列 ， 每行包含一個(gè) EAB。LAB和 EAB由快速通道互相連接 。 IOE位于行通道和列通道的兩端 。 第 2章 大規(guī)?？删幊踢壿嬈骷? 圖 FLEX10K的結(jié)構(gòu)框圖 .......................I O EI O EI O EI O E....................................I O EI O EI O EI O EI O EI O EI O EI O EE A BI O EI O EI O EI O EI O EI O E I O EI O EI O EI O EI O EI O EI O EI O EI O EI O EE A BI / O 單元( I O E )… … … … …… ……… … … ……列 連 線 帶邏 輯 陣 列邏 輯 陣 列 塊邏 輯 單 元 ( L E )局 部 連 線………………行 連 線 帶邏 輯 單 元嵌 入 陣 列嵌入陣列塊 ( E A B )第 2章 大規(guī)?？删幊踢壿嬈骷? FLEX10K器件提供了 6個(gè)專用輸入引腳 ， 驅(qū)動(dòng)觸發(fā)器的控制輸入 ， 以保證高速 、 低擺率控制信號(hào)的有效分配 。 這些信號(hào)使用專用布線通道 。 這些專用布線通道比快速通道延時(shí)小 、 擺率低 。 4個(gè)全局信號(hào)可由 4個(gè)專用輸入引腳驅(qū)動(dòng) ， 也可由內(nèi)部邏輯驅(qū)動(dòng) ， 后者可以提供分頻信號(hào)或內(nèi)部異步清零信號(hào) 。 第 2章 大規(guī)?？删幊踢壿嬈骷? 1) 嵌入陣列塊 (EAB) 嵌入陣列塊是一種在輸入 、 輸出端口上帶有寄存器的靈活 RAM電路 ， 用來實(shí)現(xiàn)一般門陣列的宏功能 ，適合實(shí)現(xiàn)乘法器 、 矢量標(biāo)量 、 糾錯(cuò)電路等功能 。 因?yàn)樗艽笠埠莒`活 ， 還可應(yīng)用于數(shù)字濾波和微控制器等領(lǐng)域 。 第 2章 大規(guī)?？删幊踢壿嬈骷? EAB為驅(qū)動(dòng)和控制時(shí)鐘信號(hào)提供靈活的選擇 ， 如圖 。 EAB的輸入和輸出可以用不同的時(shí)鐘 。 寄存器可以獨(dú)立地運(yùn)用在數(shù)據(jù)輸入 、 EAB輸出或地址寫使能信號(hào)上 。 全局信號(hào)和 EAB的局部互連都可以驅(qū)動(dòng)寫使能信號(hào) 。 全局信號(hào) 、 專用時(shí)鐘引腳和 EAB的局部互連能夠驅(qū)動(dòng) EAB時(shí)鐘信號(hào) 。 由于邏輯單元可驅(qū)動(dòng)EAB局部互連 ， 所以可以用來控制寫信號(hào)或 EAB時(shí)鐘信號(hào) 。 第 2章 大規(guī)?？删幊踢壿嬈骷? 圖 FLEX10K的 EAB 242 , 4 , 8 , 1 62 0 4 8 11 0 2 4 2行連線帶列連線帶2 , 4 , 8 , 1 6EA B 的局部連線8 , 9 , 1 0 , 1 18 , 4 , 2 , 1QDQDQDQDWE5 1 2 42 5 6 8R A M / R O MA d d r e s sO u tD a t aInD a t a清除6專用輸入與全局信號(hào)? ? ? ???????第 2章 大規(guī)?？删幊踢壿嬈骷? 2) 邏輯陣列塊 (LAB) FLEX10K的邏輯陣列塊包括 8個(gè)邏輯單元 、 相關(guān)的進(jìn)位鏈和級(jí)聯(lián)鏈 、 LAB控制信號(hào)以及 LAB局部互連線 ， 如圖 。 LAB構(gòu)成了 FLEX10K結(jié)構(gòu)的 “ 粗粒度 ” 構(gòu)造 ， 可以有效地布線 ， 并使器件的利用率和性能提高 。 第 2章 大規(guī)?？删幊踢壿嬈骷? 圖 FLEX10K的 LAB 行連線帶166LA B 局部連線專用輸入與全局信號(hào)與級(jí)聯(lián)輸入進(jìn)位輸入進(jìn)位輸出與級(jí)聯(lián)輸出4248 16列連線帶列到行連線帶LE 7LE 82288444444444LA B 控制信號(hào)LE 6LE 5LE 4LE 3LE 2LE 1? ? ???????第 2章 大規(guī)?？删幊踢壿嬈骷? 3) 邏輯單元 (LE) LE是 FLEX10K結(jié)構(gòu)里的最小邏輯單位 ， 它很緊湊 ，能有效地實(shí)現(xiàn)邏輯功能 。 每個(gè) LE含有一個(gè) 4輸入的 LUT、一個(gè)可編程的具有同步使能的觸發(fā)器 、 進(jìn)位鏈和級(jí)聯(lián)鏈 ， 如圖 。 LUT是一種函數(shù)發(fā)生器 ， 它能快速計(jì)算 4個(gè)變量的任意函數(shù) 。 每個(gè) LE可驅(qū)動(dòng)局部的以及快速通道的互連 。 第 2章 大規(guī)?？删幊踢壿嬈骷? 圖 FLEX10K的 LE L A B C T R L 4L A B C T R L 3清除局部互連到 L A B 的互連通道到快速可編程寄存器寄存器旁路時(shí)鐘選擇級(jí)聯(lián)輸出進(jìn)位輸出L A B C T R L 2L A B C T R L 1復(fù)位邏輯清除/C L R NE N AQDP R ND A T A 4D A T A 1D A T A 2D A T A 3 鏈級(jí)聯(lián)鏈級(jí)聯(lián)輸入進(jìn)位輸入進(jìn)位( L U T )查找表第 2章 大規(guī)模可編程邏輯器件 LE中的可編程觸發(fā)器可設(shè)置成 D、 T、 JK或 RS觸發(fā)器。 LE有兩個(gè)驅(qū)動(dòng)互連通道的輸出引腳：一個(gè)驅(qū)動(dòng)局部互連通道，另外一個(gè)驅(qū)動(dòng)行或列快速互連通道。這兩個(gè)輸出可被獨(dú)立控制。 FLEX10K的結(jié)構(gòu)提供了兩條專用高速通路，即進(jìn)位鏈和級(jí)聯(lián)鏈，它們連接相鄰的 LE但不占用通用互連通路。 進(jìn)位鏈提供 LE之間非?？?( ns)的進(jìn)位功能。 利用級(jí)聯(lián)鏈， FLEX10K可以實(shí)現(xiàn)扇入很多的邏輯函數(shù)。 第 2章 大規(guī)?？删幊踢壿嬈骷? 4) 快速通道互連 在 FLEX10K的結(jié)構(gòu)中 ， 快速通道互連提供 LE和 I/O引腳的連接 ， 它是一系列貫穿整個(gè)器件的水平或垂直布線通道 。 這個(gè)全局布線結(jié)構(gòu)即使在復(fù)雜的設(shè)計(jì)中也可預(yù)知性能 。 而在 FPGA中的分段布線卻需要開關(guān)矩陣連接一系列變化的布線路徑 ， 這就增加了邏輯資源之間的延時(shí)并降低了性能 。 第 2章 大規(guī)模可編程邏輯器件 快速通道互連由跨越整個(gè)器件的行 、 列互連通道構(gòu)成 。 LAB的每一行由一個(gè)專用行連線帶傳遞 。 行互連能夠驅(qū)動(dòng) I/O引腳 ， 饋給器件中的其他 LAB。 列連線帶連接行與行之間的信號(hào) ， 并驅(qū)動(dòng) I/O引腳 。 一個(gè)行通道可由一個(gè) LE或三個(gè)列通道之一來驅(qū)動(dòng)。 LAB的每列由專用列連接帶服務(wù)。 第 2章 大規(guī)模可編程邏輯器件 行 、 列通道的進(jìn)入可以由相鄰的 LAB對(duì)其中的 LE來轉(zhuǎn)換 。 例如 ， 一個(gè) LAB中 ， 一個(gè) LE可以驅(qū)動(dòng)由行中的相鄰的 LAB的某個(gè)特別的 LE正常驅(qū)動(dòng)的行 、 列通道 。這種靈活的布線使得布線資源得到更有效的利用 ， 如圖 。 第 2章 大規(guī)?？删幊踢壿嬈骷? 圖 LAB到行或列互連 在每種互連中，列通道到其他去相鄰 L A B自相鄰 L A B去其他行局部互連去 L A BLE8LE2LE1▲ ▲ ▲▲驅(qū)動(dòng)列通道 a n n e l s4 個(gè)行通道能 c a n▲ ▲ ▲▲行通道列通道………第 2章 大規(guī)?？删幊踢壿嬈骷? 圖 FLEX10K的互連資源。其中每個(gè)LAB根據(jù)其位置標(biāo)號(hào)表示其所在位置，位置標(biāo)號(hào)由表示行的字母和表示列的數(shù)字組成。例如， LAB B3位于B行 3列。 第 2章 大規(guī)?？删幊踢壿嬈骷? 圖 FLEX10K的互連資源 細(xì)節(jié)詳見圖 2 . 1 6細(xì)節(jié)詳見圖 2 . 1 7級(jí) 聯(lián) 鏈 與I O EI O EI O EI O EI O EI O EI O EI O EI O EI O EI O EI O EI O EI O Et o L A B B 4t o L A B B 5進(jìn)位鏈t o L A B A 4t o L A B A 5B2 B3B1A3A2( I O E )列 連 線 帶行 連 線 帶L A BL