【正文】 可編程特性上可將 PLD分為一次可編程和重復(fù)可編程兩類。 第 2章 大規(guī)?？删幊踢壿嬈骷? 圖 與 PAL兼容的 CPLD的 I/O控制模塊結(jié)構(gòu) 輸出極性選擇8D Q輸出選擇由可編程邏輯陣列來反饋選擇I / O 端第 2章 大規(guī)?？删幊踢壿嬈骷? 2) 與 GAL器件相兼容的 I/O模塊 ——輸出宏單元 如圖 ， 從邏輯陣列單元輸出的積項和首先送到輸出宏單元 (OMC－ Output Macro Cell)的輸出極性選擇電路 ， 由 EPROM單元構(gòu)成的可編程控制位來選擇該輸出極性 (原碼或它的補碼 )。 第 2章 大規(guī)?？删幊踢壿嬈骷? 為了增加邏輯系統(tǒng)要求的集成度，可編程邏輯不僅要增加密度，而且要有效地實現(xiàn)大量的邏輯電路。 每組 LE連接到 LAB， LAB被分成行和列 ， 每行包含一個 EAB。 LAB構(gòu)成了 FLEX10K結(jié)構(gòu)的 “ 粗粒度 ” 構(gòu)造 ， 可以有效地布線 ， 并使器件的利用率和性能提高 。 行互連能夠驅(qū)動 I/O引腳 ， 饋給器件中的其他 LAB。圖 FLEX10K的 I/O單元 (IOE)。 第 2章 大規(guī)?？删幊踢壿嬈骷? 圖 FLEX10K列到 IOE的連接 2 個列通道多路選擇器驅(qū)動每個 IO E 最多可驅(qū)動每個 I O E 由一個 16 選 1↓↑列連線帶nmnnmI O E 1I O E 1第 2章 大規(guī)?？删幊踢壿嬈骷? 2． FLEX8000系列器件 FLEX8000系列器件是高密度陣列嵌入式可編程邏輯器件系列 ， 采用 μm CMOS SRAM工藝制造；具有在系統(tǒng)可配置特性；在所有 I/O端口中有輸入 /輸出寄存器； V 或 V 工作模式；由 Altera 公司的MAX+plusⅡ 開發(fā)系統(tǒng)提供軟件支持 ， 可在 PC機或工作站上運行 。 下面對 FLEX8000器件的邏輯單元 、邏輯陣列塊 、 快速通道互連和輸入 /輸出單元作進一步的說明 。 另外 ， 每個互連可驅(qū)動 I/O端口或饋送到器件的其他 LAB。 第 2章 大規(guī)?？删幊踢壿嬈骷? 圖 XC3000/XC3100系列的 CLB結(jié)構(gòu) YX1 ( 使能)0 ( 輸入)RDKECECDABQY( 整體復(fù)位)DIGQXFQRDDM U X10FGD I NFGD I NQRDDM U X10GFQYQX發(fā)生器輯功能組合邏輸入數(shù)據(jù)變量邏輯時鐘使能直接復(fù)位時鐘第 2章 大規(guī)?？删幊踢壿嬈骷? CLB的組合邏輯部分使用 32 1(或 16 2)查找表(Look up Table)存儲器來實現(xiàn)布爾函數(shù)。 未編程器件的矩陣引腳都是無連接的 。 第 2章 大規(guī)?？删幊踢壿嬈骷? 圖 XC4000系列的 CLB 4H1D I N / H 2 SR H0控制S / RRDBCDQSDHG39。MD1WEND A T AWE發(fā)生器函數(shù)D A T AWEF2F1F3F4G4G3G2G1F 39。 第 2章 大規(guī)?？删幊踢壿嬈骷? 2) 多用環(huán) I/O接口 (VerasRing I/O Interface) 在 XC5000系列中， I/O塊和核心邏輯之間的接口已被重新設(shè)計， I/O塊與核心邏輯完全去耦。 第 2章 大規(guī)?？删幊踢壿嬈骷? 表 XC2022/XC3000/XC3100及 XC4000系列的配置模式 第 2章 大規(guī)?？删幊踢壿嬈骷? 1. 主動串行配置模式 選擇主動串行模式時 ， 需要附加一個外部串行存儲器 EPROM或 PROM， 事先將配置數(shù)據(jù)寫入外部存儲器 。該模式為 PC機或單片機系統(tǒng)加載 FPGA配置數(shù)據(jù)提供了最簡單的接口。 第 2章 大規(guī)?？删幊踢壿嬈骷? FPGA的配置模式由芯片引腳 M0、 M1和 M2的狀態(tài)決定 。 第 2章 大規(guī)?？删幊踢壿嬈骷? 圖 (c)實際上表示由 4個邏輯單元組成的 XC5000系列的可配置邏輯塊 (CLB)，所以，每個 CLB有 20個獨立的輸入和 12個獨立的輸出，上、下邏輯單元可配置成實現(xiàn) 5輸入函數(shù)。函數(shù)B1A1C O U TS U M 1S U M 0F1F2F3F4ML O G I CC A R R YA0B0G1G2G3G4C I N 2C I N 1L O G I CC A R R YF1 ～ F4F39。 第 2章 大規(guī)模可編程邏輯器件 下面僅對 XC4000系列的 CLB結(jié)構(gòu)作一些介紹 ， 其他方面的改進請參見后面的列表及參考文獻 。 第 2章 大規(guī)?？删幊踢壿嬈骷? (1) 通用互連 (Genera Purpose Interconnect)。前 3個系列是三代漸進而兼容的 FPGA產(chǎn)品，它們包含多種規(guī)格，如密度大小、速度高低、溫度范圍、封裝形式等，形成了系列產(chǎn)品。 快速通道互連是一系列連續(xù)的水平和垂直布線通路 ， 貫穿整個器件 。每個 IOE包含一個雙向 I/O緩沖器和一個可用作輸入 /輸出寄存的觸發(fā)器。 兩個 IOE連接列通道的每個邊 。 IOE的寄存器也可當(dāng)作需要快速“時鐘到輸出”性能的數(shù)據(jù)輸出寄存器使用。 這個全局布線結(jié)構(gòu)即使在復(fù)雜的設(shè)計中也可預(yù)知性能 。 全局信號和 EAB的局部互連都可以驅(qū)動寫使能信號 。每個邏輯單元有一個 4輸入查找表、一個可編程觸發(fā)器和一個實現(xiàn)進位和級聯(lián)功能的專用信號路徑。 第 2章 大規(guī)?？删幊踢壿嬈骷? (7) 當(dāng) I/O端作輸入端使用 ， 或 I/O模塊的輸出反饋到邏輯陣列總線中去時 ， 均通過同一個反饋緩沖器輸出它們的同相和反相兩路信號 ， 饋送到邏輯陣列總線中去 ， 而兩個觸發(fā)器的輸出 Q1和 Q2則通過各自的反饋緩沖器 ， 將它們的信號 (同相及反相信號 )饋送到邏輯陣列總線中去 。第 2章 大規(guī)?？删幊踢壿嬈骷? 2. I/O控制模塊 CPLD中的 I/O控制模塊 ， 根據(jù)器件的類型和功能不同 ， 可有各種不同的結(jié)構(gòu)形式 ， 但基本上每個模塊都由輸出極性轉(zhuǎn)換電路 、 觸發(fā)器和輸出三態(tài)緩沖器三部分及與它們相關(guān)的選擇電路所組成 。 3) 功能更多 、 結(jié)構(gòu)更復(fù)雜的邏輯陣列單元 隨著集成規(guī)模和工藝水平的提高，出現(xiàn)了大批結(jié)構(gòu)復(fù)雜、功能更多的邏輯陣列單元形式。 PLD的分類方法較多，也不統(tǒng)一，下面簡單介紹 4種。而后又推出了 Spartan和 Virture系列。 可以把 CPLD的基本結(jié)構(gòu)看成由邏輯陣列宏單元和 I/O控制模塊兩部分組成 。 利用 EPROM控制單元的編程 ， 可實現(xiàn)下列功能 。除此之外，嵌入式門陣列有專門的芯片面積以實現(xiàn)大的專用功能。 這些專用布線通道比快速通道延時小 、 擺率低 。 第 2章 大規(guī)?？删幊踢壿嬈骷? 圖 FLEX10K的 LE L A B C T R L 4L A B C T R L 3清除局部互連到 L A B 的互連通道到快速可編程寄存器寄存器旁路時鐘選擇級聯(lián)輸出進位輸出L A B C T R L 2L A B C T R L 1復(fù)位邏輯清除/C L R NE N AQDP R ND A T A 4D A T A 1D A T A 2D A T A 3 鏈級聯(lián)鏈級聯(lián)輸入進位輸入進位( L U T )查找表第 2章 大規(guī)?？删幊踢壿嬈骷? LE中的可編程觸發(fā)器可設(shè)置成 D、 T、 JK或 RS觸發(fā)器。 例如 ， 一個 LAB中 ， 一個 LE可以驅(qū)動由行中的相鄰的 LAB的某個特別的 LE正常驅(qū)動的行 、 列通道 。 當(dāng) IOE用作輸入信號時 ， 它可以驅(qū)動兩個獨立的行通道 。 8個 LE組合成一個邏輯陣列塊 (LAB—Logic Array Block)。 觸發(fā)器上的時鐘 、 清零和預(yù)置控制信號 ，可由專用輸入引腳 、 通用 I/O端口或任何內(nèi)部邏輯來驅(qū)動 。 MAX+plusⅡ 編譯軟件能根據(jù)需要自動地反相行 、 列互連的信號 。如圖 ，每個 IOB單元具有兩個觸發(fā)器、兩根時鐘輸入線、輸入門限檢測緩沖器、三態(tài)控制的輸出緩沖器、上拉電阻及一組程序控制存儲單元。 第 2章 大規(guī)?？删幊踢壿嬈骷? 圖 直接互連 HEGEFEHFGFFFHGGGFG第 2章 大規(guī)?？删幊踢壿嬈骷? (3) 長線 (Longlines)。F 39。 (3) 一個 16 1 RAM，加上一個 5輸入組合邏輯發(fā)生器。 XC5000系列包括6級互連層次 ， 一系列單長線 、 雙長線和長線都通過GRM布線 ， 直接連接 、 LIM和邏輯單元反饋包含在每個多功能塊中 。 主動配置模式使用 FPGA內(nèi)部的一個振蕩器產(chǎn)生 CCLK來驅(qū)動從屬器件 ， 并為包含配置數(shù)據(jù)的外部 EPROM生成地址及定時信號 。在CS0、 CS CS2和 WRT信號的控制下得到寫周期，在每個寫周期經(jīng)數(shù)據(jù)總線通過 FPGA芯片引腳 D0～ D7并行讀入一個字節(jié)的配置數(shù)據(jù) (也可采用串行方式 )。 第 2章 大規(guī)?？删幊踢壿嬈骷? 4． XC6200、 XC8100系列 FPGA簡介 1) Xilinx XC6200系列 Xilinx XC6200系列是為計算機專用協(xié)處理器而設(shè)計的，有 4個品種，門數(shù)最高達到 10萬門；存儲器容量最高達 256 k位。類似于前 3個系列， XC5000系列由可編程 I/O模塊、可編程邏輯塊和可編程互連組成，它的邏輯和局部布線資源組合成靈活的多功能塊 (Versa Block)，通用布線經(jīng)過通用布線矩陣 (GRM)接到多功能塊上。F 39。如圖 ，夾在兩列 CLB之間有 3根 (XC2022為兩根 )垂直長線，夾在兩行CLB之間有兩根 (XC2022為一根 )水平長線，與每邊 IOB相鄰處還有附加的兩根 (XC2022為一根 )長線。 在配置期間 ， 只寫入數(shù)據(jù)；在讀回期間 ， 只讀出數(shù)據(jù) 。 專用行互連之間的最大相差為 4 ns延時 ， 這可由用戶根據(jù)實際需要選擇 。 FLEX8000器件結(jié)構(gòu)提供兩個專用高速數(shù)據(jù)通路：進位鏈路和級聯(lián)鏈路。 LAB的這種大區(qū)組結(jié)構(gòu)為器件提供高性能和易布線等特征。 IOE作為輸出信號時 ， 其輸出信號由一個從行通道實現(xiàn)信號選擇的多路選擇器驅(qū)動 。 第 2章 大規(guī)?？删幊踢壿嬈骷? 圖 LAB到行或列互連 在每種互連中，列通道到其他去相鄰 L A B自相鄰 L A B去其他行局部互連去 L A BLE8LE2LE1▲ ▲ ▲▲驅(qū)動列通道 a n n e l s4 個行通道能 c a n▲ ▲ ▲▲行通道列通道………第 2章 大規(guī)模可編程邏輯器件 圖 FLEX10K的互連資源。這兩個輸出可被獨立控制。 第 2章 大規(guī)?？删幊踢壿嬈骷? 1) 嵌入陣列塊 (EAB) 嵌入陣列塊是一種在輸入 、 輸出端口上帶有寄存器的靈活 RAM電路 ， 用來實現(xiàn)一般門陣列的宏功能 ，適合實現(xiàn)乘法器 、 矢量標量 、 糾錯電路等功能 。 嵌入陣列和邏輯陣列的結(jié)合提供了嵌入式門陣列的高性能和高密度 ， 可以使設(shè)計者在某個器件上實現(xiàn)一個完整的系統(tǒng) 。 (2) 在實現(xiàn)組合邏輯輸出或寄存器方式輸出之前，三路和項還可以通過編程組合在一起，以實現(xiàn)高達 12個積項和的組合邏輯輸出或寄存器輸出。一個邏輯陣列單元的基本結(jié)構(gòu)如圖 。 Xilinx系列產(chǎn)品主要性能如表 。T、 Cypress、 Intel、 Motorola、Quicklogic、 TI(Texas Instrument)等。 第 2章 大規(guī)?？删幊踢壿嬈骷? 圖 積項線數(shù)不同的邏輯陣列單元 輸入線輸出邏輯ASYNCHRONOUS RESE