【正文】 驅(qū)動觸發(fā)器的控制輸入 ， 以保證高速 、 低擺率控制信號的有效分配 。LAB和 EAB由快速通道互相連接 。 圖 FLEX10K的結(jié)構(gòu)框圖 。 每個 I/O管腳由位于快速互連通道的每個行、列兩端的 I/O單元 (IOE)輸入。每個 LAB包含 8個邏輯單元和一個局部連接。實現(xiàn)存儲功能時，每個 EAB提供 2048比特，可以用來完成RAM、 ROM、雙口 RAM或者 FIFO功能。 嵌入陣列和邏輯陣列的結(jié)合提供了嵌入式門陣列的高性能和高密度 ， 可以使設(shè)計者在某個器件上實現(xiàn)一個完整的系統(tǒng) 。除此之外，嵌入式門陣列有專門的芯片面積以實現(xiàn)大的專用功能。 第 2章 大規(guī)模可編程邏輯器件 表 FLEX10K (EPF10K10～ 10K100)器件特性 第 2章 大規(guī)?？删幊踢壿嬈骷? FLEX10K器件的結(jié)構(gòu)類似于嵌入式門陣列。FLEX10K系列以工業(yè)上最大的 PLD (達(dá)到 10萬門 ) 為特征，包括嵌入式陣列、多組低延時時鐘和內(nèi)部三態(tài)總線等結(jié)構(gòu)特性，提供了復(fù)雜邏輯設(shè)計所需的性能和利用主系統(tǒng)級集成的要求。這類器件最大可達(dá) 10萬個典型門， 5392個寄存器；采用 μm CMOS SRAM工藝制造；具有在系統(tǒng)可配置特性；在所有 I/O端口中有輸入 /輸出寄存器； V或 V工作模式；由 Altera公司的MAX+plusⅡ 開發(fā)系統(tǒng)提供軟件支持，可在 PC機或工作站上運行。 第 2章 大規(guī)模可編程邏輯器件 Altera 公司的器件產(chǎn)品 Altera公司的產(chǎn)品在我國有較多的用戶，如 EP2EP22 EP60 EP1810等經(jīng)典產(chǎn)品應(yīng)用頗廣。 (6) 輸出三態(tài)緩沖器的控制信號由來自編程邏輯陣列的一條積項線提供 。 (4) 在寄存器輸出方式中，上、中兩路組合成 8個積項和自動饋送到觸發(fā)器 D1輸入端，而下路的和項除饋送到觸發(fā)器 D2輸入端為“內(nèi)藏”工作方式外，還可與 D1共享。 (2) 在實現(xiàn)組合邏輯輸出或寄存器方式輸出之前，三路和項還可以通過編程組合在一起，以實現(xiàn)高達(dá) 12個積項和的組合邏輯輸出或寄存器輸出。 利用 EPROM控制單元的編程 ， 可實現(xiàn)下列功能 。 4) 具有兩路積項和輸入與兩個觸發(fā)器結(jié)構(gòu)的 I/O控制模塊 如圖 ，模塊中兩個觸發(fā)器可獨立地反饋回邏輯陣列。 每個 OMC中還有由EPROM單元構(gòu)成的兩個結(jié)構(gòu)控制位 ， 根據(jù)構(gòu)形單元表 ，OMC可實現(xiàn)如圖 4種不同的工作方式 。 根據(jù)編程選擇 ， 各模塊可實現(xiàn)組合邏輯輸出和寄存器輸出方式 。 下面介紹在 CPLD中廣泛采用的幾種 I/O控制模塊 。 第 2章 大規(guī)?？删幊踢壿嬈骷? 圖 具有兩個固定積項和輸出的 CPLD的結(jié)構(gòu)圖 VOQP44宏單元反饋I / O 端輸入端前一宏單元來去前一宏單元選擇輸出雙反饋時鐘選擇異步時鐘路電選 擇項積極性選擇同步時鐘下一宏單元來去下一個宏單元輸出允許由圖可見，每個單元中含有兩個或項輸出，而每個或項均有固定的 4個乘積項輸入。 1) 乘積項數(shù)目不同的邏輯陣列單元 圖 12個專用輸入端和 10個 I/O端的 CPLD，共有 10個邏輯陣列單元，分成 5個邏輯單元對，各對分別由不同數(shù)量的乘積項組成。一個邏輯陣列單元的基本結(jié)構(gòu)如圖 。 可以把 CPLD的基本結(jié)構(gòu)看成由邏輯陣列宏單元和 I/O控制模塊兩部分組成 。 第 2章 大規(guī)?？删幊踢壿嬈骷? 復(fù)雜可編程邏輯器件 (CPLD) CPLD的基本結(jié)構(gòu) 早期的 CPLD主要用來替代 PAL器件 ， 所以其結(jié)構(gòu)與 PAL、 GAL基本相同 ， 采用了可編程的與陣列和固定的或陣列結(jié)構(gòu) 。一次可編程的典型產(chǎn)品是 PROM、 PAL和熔絲型 FPGA，其他大多是重復(fù)可編程的。 確定型 PLD提供的互連結(jié)構(gòu)每次用相同的互連線實現(xiàn)布線，所以，這類 PLD的定時特性常?？梢詮臄?shù)據(jù)手冊上查閱而事先確定。 第 2章 大規(guī)?？删幊踢壿嬈骷? 1． 從結(jié)構(gòu)的復(fù)雜程度分類 從結(jié)構(gòu)的復(fù)雜程度上一般可將 PLD分為簡單 PLD和復(fù)雜 PLD(CPLD)，或分為低密度 PLD和高密度PLD(HDPLD)。常見的 PLD產(chǎn)品有： PROM、 EPROM、 EEPROM、 PLA、 FPLA、 PAL、GAL、 CPLD、 EPLD、 EEPLD、 HDPLD、 FPGA、pLSI、 ispLSI、 ispGAL和 ispGDS等。 第 2章 大規(guī)?？删幊踢壿嬈骷? 表 Xilinx系列產(chǎn)品主要性能 第 2章 大規(guī)?？删幊踢壿嬈骷? 表 Lattice系列產(chǎn)品主要性能 第 2章 大規(guī)?？删幊踢壿嬈骷? PLD的種類及分類方法 目前生產(chǎn) PLD的廠家有 Xilinx、 Altera、 Actel、Atemel、 AMD、 ATamp。 Xilinx系列產(chǎn)品主要性能如表 。而后又推出了 Spartan和 Virture系列。 第 2章 大規(guī)?？删幊踢壿嬈骷? 表 Altera系列產(chǎn)品主要性能 第 2章 大規(guī)?？删幊踢壿嬈骷? 美國 Xilinx公司在 1985年推出了世界上第一塊現(xiàn)場可編程門陣列 (FPGA)器件，最初 3個完整的系列產(chǎn)品分別被命名為 XC202 XC3000和 XC4000，共有 19個品種，后來又增加了低電壓 ( V)的“ L”系列、多 I/O引腳的“ H”系列及更高速的“ A”系列，并推出了與XC3000兼容的 XC3100/A系列，在 XC4000的基礎(chǔ)上又增加了“ E”和“ EX”系列。第 2章 大規(guī)?？删幊踢壿嬈骷? 第 2章 大規(guī)模可編程邏輯器件 可編程邏輯器件概述 復(fù)雜可編程邏輯器件 (CPLD) 現(xiàn)場可編程門陣列 (FPGA) 在系統(tǒng)可編程 (ISP)邏輯器件 FPGA和 CPLD的開發(fā)應(yīng)用選擇 習(xí)題 第 2章 大規(guī)?？删幊踢壿嬈骷? 可編程邏輯器件概述 PLD的發(fā)展進程 最早的可編程邏輯器件出現(xiàn)在 20世紀(jì) 70年代初，主要是可編程只讀存儲器 (PROM)和可編程邏輯陣列(PLA)。例如， Altera公司就提供了 8種通用 PLD系列產(chǎn)品，如表 。 第 2章 大規(guī)?？删幊踢壿嬈骷? 在 1995年， Xilinx公司又推出了 XC5000、 XC6200和XC8100 FPGA系列，并取得了突破性進展。 Xilinx公司還有 3個 EPLD系列產(chǎn)品： XC7200、 XC7300和 XC9500。 Lattice公司目前的 pLSI/ispLSI器件主要有 6個系列：pLSI/ispLSI1000、 202 3000、 5000、 6000和 8000系列，如表 。T、 Cypress、 Intel、 Motorola、Quicklogic、 TI(Texas Instrument)等。 PLD的分類方法較多，也不統(tǒng)一，下面簡單介紹 4種。 2． 從互連結(jié)構(gòu)上分類 從互連結(jié)構(gòu)上可將 PLD分為確定型和統(tǒng)計型兩類 。 第 2章 大規(guī)?？删幊踢壿嬈骷? 3． 從可編程特性上分類 從可編程特性上可將 PLD分為一次可編程和重復(fù)可編程兩類。 4． 從可編程器件的編程元件上分類 最早的 PLD器件 (如 PAL)大多采用的是 TTL工藝，但后來的 PLD器件 (如 GAL、 EPLD、 FPGA及 pLSI/ISP器件 )都采用 MOS工藝 (如 NMOS、 CMOS、 E2CMOS等 )。 再加上一個全局共享的可編程與陣列 ， 把多個宏單元連接起來 ， 并增加了 I/O控制模塊的數(shù)量和功能 。 第 2章 大規(guī)?？删幊踢壿嬈骷? 1． 邏輯陣列宏單元 在較早的 CPLD中，由結(jié)構(gòu)相同的邏輯陣列組成宏單元模塊。 第 2章 大規(guī)?？删幊踢壿嬈骷? 圖 邏輯陣列單元結(jié)構(gòu)圖 1時鐘3028262420 22 3435333231292725232119532 4 698111013121514 18171670反饋輸出控制積項和輸出I / O 端專用輸入端線項積OE第 2章 大規(guī)?？删幊踢壿嬈骷? 目前的 CPLD在邏輯陣列單元結(jié)構(gòu)方面作了很大改進 ， 下面討論幾種改進的結(jié)構(gòu)形式 。 第 2章 大規(guī)?？删幊踢壿嬈骷? 圖 積項線數(shù)不同的邏輯陣列單元 輸入線輸出邏輯ASYNCHRONOUS RESET( D I P , S M T )( 2 3 , 2 7 ) ( 2 2 , 2 6 ) ( 2 1 ,2 5 )( 2 0 , 2 4 )I / O( 1 9 , 2 3 ) ( 1 8 , 2 1 ) ( 1 7 , 2 0 ) ( 1 6 , 1 9 ) ( 1 5 , 1 6 ) ( 1 4 , 1 7 )( 1 3 , 1 6 )( D I P , S M T )( 1 , 2 ) ( 2 , 3 ) ( 3 , 4 ) ( 4 , 5 ) ( 5 , 6 )( 6 , 7 ) ( 7 , 9 ) ( 8 , 1 0 )( 9 , 1 1 ) ( 1 0 , 1 2 )( 1 1 , 1 3 )8 10 121416 1614 12 108SP79111315151311000000000OEOEOEOEOEOEOEOEOEAR OE0 974036322820161284024第 2章 大規(guī)?？删幊踢壿嬈骷? 2) 具有兩個或項輸出的邏輯陣列單元 圖 CPLD的結(jié)構(gòu)圖。 3) 功能更多 、 結(jié)構(gòu)更復(fù)雜的邏輯陣列單元 隨著集成規(guī)模和工藝水平的提高，出現(xiàn)了大批結(jié)構(gòu)復(fù)雜、功能更多的邏輯陣列單元形式。 第 2章 大規(guī)?？删幊踢壿嬈骷? 2. I/O控制模塊 CPLD中的 I/O控制模塊 ， 根據(jù)器件的類型和功能不同 ， 可有各種不同的結(jié)構(gòu)形式 ， 但基本上每個模塊都由輸出極性轉(zhuǎn)換電路 、 觸發(fā)器和輸出三態(tài)緩沖器三部分及與它們相關(guān)的選擇電路所組成 。 第 2章 大規(guī)?？删幊踢壿嬈骷? 1) 與 PAL器件相兼容的 I/O模塊 如圖 ， 可編程邏輯陣列中每個邏輯陣列邏輯單元的輸出都通過一個獨立的 I/O控制模塊接到 I/O端 ，通過 I/O控制模塊的選擇實現(xiàn)不同的輸出方式 。 第 2章 大規(guī)模可編程邏輯器件 圖 與 PAL兼容的 CPLD的 I/O控制模塊結(jié)構(gòu) 輸出極性選擇8D Q輸出選擇由可編程邏輯陣列來反饋選擇I / O 端第 2章 大規(guī)?？删幊踢壿嬈骷? 2) 與 GAL器件相兼容的 I/O模塊 ——輸出宏單元 如圖 ， 從邏輯陣列單元輸出的積項和首先送到輸出宏單元 (OMC－ Output Macro Cell)的輸出極性選擇電路 ， 由 EPROM單元構(gòu)成的可編程控制位來選擇該輸出極性 (原碼或它的補碼 )。 第 2章 大規(guī)?？删幊踢壿嬈骷? 圖 OMC結(jié)構(gòu)圖 反饋清零CKD QC預(yù)置位輸出選擇I / O 控制 模塊O1O2O3O4I / O12F1 F2 F3時鐘第 2章 大規(guī)模可編程邏輯器件 圖 OMC的 4種不同的工作方式 寄存器輸出雙向 I / O ( 組合方式)SPARC L KQ1固定輸入C L RSF ( I )F ( B ) F ( B )F ( D ) F ( D )OESS固定輸出F ( O ) F ( O )第 2章 大規(guī)?？删幊踢壿嬈骷? 3) 觸發(fā)器可編程的 I/O模塊 為了進一步改