【正文】 22 3435333231292725232119532 4 698111013121514 18171670反饋輸出控制積項(xiàng)和輸出I / O 端專用輸入端線項(xiàng)積OE第 2章 大規(guī)?？删幊踢壿嬈骷? 目前的 CPLD在邏輯陣列單元結(jié)構(gòu)方面作了很大改進(jìn) ， 下面討論幾種改進(jìn)的結(jié)構(gòu)形式 。 再加上一個(gè)全局共享的可編程與陣列 ， 把多個(gè)宏單元連接起來(lái) ， 并增加了 I/O控制模塊的數(shù)量和功能 。 第 2章 大規(guī)模可編程邏輯器件 3． 從可編程特性上分類 從可編程特性上可將 PLD分為一次可編程和重復(fù)可編程兩類。 PLD的分類方法較多，也不統(tǒng)一，下面簡(jiǎn)單介紹 4種。 Lattice公司目前的 pLSI/ispLSI器件主要有 6個(gè)系列：pLSI/ispLSI1000、 202 3000、 5000、 6000和 8000系列，如表 。 第 2章 大規(guī)?？删幊踢壿嬈骷? 在 1995年， Xilinx公司又推出了 XC5000、 XC6200和XC8100 FPGA系列，并取得了突破性進(jìn)展。第 2章 大規(guī)?？删幊踢壿嬈骷? 第 2章 大規(guī)模可編程邏輯器件 可編程邏輯器件概述 復(fù)雜可編程邏輯器件 (CPLD) 現(xiàn)場(chǎng)可編程門陣列 (FPGA) 在系統(tǒng)可編程 (ISP)邏輯器件 FPGA和 CPLD的開發(fā)應(yīng)用選擇 習(xí)題 第 2章 大規(guī)?？删幊踢壿嬈骷? 可編程邏輯器件概述 PLD的發(fā)展進(jìn)程 最早的可編程邏輯器件出現(xiàn)在 20世紀(jì) 70年代初，主要是可編程只讀存儲(chǔ)器 (PROM)和可編程邏輯陣列(PLA)。而后又推出了 Spartan和 Virture系列。 第 2章 大規(guī)?？删幊踢壿嬈骷? 表 Xilinx系列產(chǎn)品主要性能 第 2章 大規(guī)模可編程邏輯器件 表 Lattice系列產(chǎn)品主要性能 第 2章 大規(guī)?？删幊踢壿嬈骷? PLD的種類及分類方法 目前生產(chǎn) PLD的廠家有 Xilinx、 Altera、 Actel、Atemel、 AMD、 ATamp。 第 2章 大規(guī)?？删幊踢壿嬈骷? 1． 從結(jié)構(gòu)的復(fù)雜程度分類 從結(jié)構(gòu)的復(fù)雜程度上一般可將 PLD分為簡(jiǎn)單 PLD和復(fù)雜 PLD(CPLD)，或分為低密度 PLD和高密度PLD(HDPLD)。一次可編程的典型產(chǎn)品是 PROM、 PAL和熔絲型 FPGA，其他大多是重復(fù)可編程的。 可以把 CPLD的基本結(jié)構(gòu)看成由邏輯陣列宏單元和 I/O控制模塊兩部分組成 。 1) 乘積項(xiàng)數(shù)目不同的邏輯陣列單元 圖 12個(gè)專用輸入端和 10個(gè) I/O端的 CPLD，共有 10個(gè)邏輯陣列單元，分成 5個(gè)邏輯單元對(duì)，各對(duì)分別由不同數(shù)量的乘積項(xiàng)組成。 第 2章 大規(guī)?？删幊踢壿嬈骷? 圖 具有兩個(gè)固定積項(xiàng)和輸出的 CPLD的結(jié)構(gòu)圖 VOQP44宏單元反饋I / O 端輸入端前一宏單元來(lái)去前一宏單元選擇輸出雙反饋時(shí)鐘選擇異步時(shí)鐘路電選 擇項(xiàng)積極性選擇同步時(shí)鐘下一宏單元來(lái)去下一個(gè)宏單元輸出允許 下面介紹在 CPLD中廣泛采用的幾種 I/O控制模塊 。 每個(gè) OMC中還有由EPROM單元構(gòu)成的兩個(gè)結(jié)構(gòu)控制位 ， 根據(jù)構(gòu)形單元表 ，OMC可實(shí)現(xiàn)如圖 4種不同的工作方式 。 利用 EPROM控制單元的編程 ， 可實(shí)現(xiàn)下列功能 。 (4) 在寄存器輸出方式中，上、中兩路組合成 8個(gè)積項(xiàng)和自動(dòng)饋送到觸發(fā)器 D1輸入端，而下路的和項(xiàng)除饋送到觸發(fā)器 D2輸入端為“內(nèi)藏”工作方式外，還可與 D1共享。 第 2章 大規(guī)?？删幊踢壿嬈骷? Altera 公司的器件產(chǎn)品 Altera公司的產(chǎn)品在我國(guó)有較多的用戶，如 EP2EP22 EP60 EP1810等經(jīng)典產(chǎn)品應(yīng)用頗廣。FLEX10K系列以工業(yè)上最大的 PLD (達(dá)到 10萬(wàn)門 ) 為特征，包括嵌入式陣列、多組低延時(shí)時(shí)鐘和內(nèi)部三態(tài)總線等結(jié)構(gòu)特性，提供了復(fù)雜邏輯設(shè)計(jì)所需的性能和利用主系統(tǒng)級(jí)集成的要求。除此之外，嵌入式門陣列有專門的芯片面積以實(shí)現(xiàn)大的專用功能。實(shí)現(xiàn)存儲(chǔ)功能時(shí)，每個(gè) EAB提供 2048比特，可以用來(lái)完成RAM、 ROM、雙口 RAM或者 FIFO功能。 每個(gè) I/O管腳由位于快速互連通道的每個(gè)行、列兩端的 I/O單元 (IOE)輸入。LAB和 EAB由快速通道互相連接 。 這些專用布線通道比快速通道延時(shí)小 、 擺率低 。 第 2章 大規(guī)模可編程邏輯器件 EAB為驅(qū)動(dòng)和控制時(shí)鐘信號(hào)提供靈活的選擇 ， 如圖 。 全局信號(hào) 、 專用時(shí)鐘引腳和 EAB的局部互連能夠驅(qū)動(dòng) EAB時(shí)鐘信號(hào) 。 第 2章 大規(guī)?？删幊踢壿嬈骷? 圖 FLEX10K的 LAB 行連線帶166LA B 局部連線專用輸入與全局信號(hào)與級(jí)聯(lián)輸入進(jìn)位輸入進(jìn)位輸出與級(jí)聯(lián)輸出4248 16列連線帶列到行連線帶LE 7LE 82288444444444LA B 控制信號(hào)LE 6LE 5LE 4LE 3LE 2LE 1? ? ???????第 2章 大規(guī)模可編程邏輯器件 3) 邏輯單元 (LE) LE是 FLEX10K結(jié)構(gòu)里的最小邏輯單位 ， 它很緊湊 ，能有效地實(shí)現(xiàn)邏輯功能 。 第 2章 大規(guī)模可編程邏輯器件 圖 FLEX10K的 LE L A B C T R L 4L A B C T R L 3清除局部互連到 L A B 的互連通道到快速可編程寄存器寄存器旁路時(shí)鐘選擇級(jí)聯(lián)輸出進(jìn)位輸出L A B C T R L 2L A B C T R L 1復(fù)位邏輯清除/C L R NE N AQDP R ND A T A 4D A T A 1D A T A 2D A T A 3 鏈級(jí)聯(lián)鏈級(jí)聯(lián)輸入進(jìn)位輸入進(jìn)位( L U T )查找表第 2章 大規(guī)?？删幊踢壿嬈骷? LE中的可編程觸發(fā)器可設(shè)置成 D、 T、 JK或 RS觸發(fā)器。 進(jìn)位鏈提供 LE之間非?？?( ns)的進(jìn)位功能。 而在 FPGA中的分段布線卻需要開關(guān)矩陣連接一系列變化的布線路徑 ， 這就增加了邏輯資源之間的延時(shí)并降低了性能 。 列連線帶連接行與行之間的信號(hào) ， 并驅(qū)動(dòng) I/O引腳 。 例如 ， 一個(gè) LAB中 ， 一個(gè) LE可以驅(qū)動(dòng)由行中的相鄰的 LAB的某個(gè)特別的 LE正常驅(qū)動(dòng)的行 、 列通道 。例如， LAB B3位于B行 3列。在有些場(chǎng)合，用 LE寄存器作為輸入寄存器會(huì)比用 IOE寄存器產(chǎn)生更快的建立時(shí)間。 第 2章 大規(guī)?？删幊踢壿嬈骷? 圖 FLEX10K的 I/O單元 (IOE) C L K [ 1 . . 0 ]2 個(gè)專用時(shí)鐘輸入C L R n [ 1 . . 0 ]E N A [ 5 . . 0 ]C L K [ 3 . . 2 ]O E [ 7 . . 0 ]122清除V C C通道來(lái)自行或列連線帶來(lái)自行或列連線帶到行或列通道來(lái)自行或列控制總線外圍V C CE N AC L R NQDV C CV C C輸出使能芯片控制電壓擺率輸出集電極開路第 2章 大規(guī)?？删幊踢壿嬈骷? I/O控制信號(hào)網(wǎng)絡(luò)，也稱外圍控制總線，從每個(gè)IOE中選擇時(shí)鐘、清除、輸出使能控制信號(hào)。 當(dāng) IOE用作輸入信號(hào)時(shí) ， 它可以驅(qū)動(dòng)兩個(gè)獨(dú)立的行通道 。 第 2章 大規(guī)模可編程邏輯器件 圖 FLEX10K行到 IOE的連接 多路選擇器驅(qū)動(dòng)行快速通道連接I O E 8行通道每個(gè) I O E 最多驅(qū)動(dòng) 2 個(gè)每個(gè) I O E 由一個(gè) m 選 1nmnnmI O E 1…第 2章 大規(guī)?？删幊踢壿嬈骷? 列到 IOE的連接 。 每個(gè) IOE可由通過多路選擇器的列通道驅(qū)動(dòng) ， 每個(gè) IOE可訪問的列通道的設(shè)置是不同的 ， 如圖 。 第 2章 大規(guī)?？删幊踢壿嬈骷? FLEX8000系列的結(jié)構(gòu)包含一個(gè)大規(guī)模的緊湊型邏輯單元積木塊矩陣。 8個(gè) LE組合成一個(gè)邏輯陣列塊 (LAB—Logic Array Block)。 第 2章 大規(guī)?？删幊踢壿嬈骷? 表 FLEX8000器件特性 第 2章 大規(guī)?？删幊踢壿嬈骷? FLEX8000系列器件的結(jié)構(gòu)如圖 。 第 2章 大規(guī)?？删幊踢壿嬈骷? 在 FLEX8000器件內(nèi)以及送到和來(lái)自器件引腳的信號(hào)互連 ， 由快速通道互連 (Fast Track Interconnect)來(lái)實(shí)現(xiàn) 。 第 2章 大規(guī)模可編程邏輯器件 圖 FLEX8000系列器件的結(jié)構(gòu) I O E I O E輸入輸出單元( I O E )邏輯陣列塊( L A B )I O EI O E?邏輯單元( L E )快速通道互 連I O E I O EI O E I O EI O EI O E?I O EI O EI O EI O E?? ? ? ????????? ?????? I O E I O E???第 2章 大規(guī)?？删幊踢壿嬈骷? 1) 邏輯單元 (LE) 邏輯單元是 FLEX8000器件結(jié)構(gòu)中最小的邏輯單位 ，它們有緊湊的排列并提供高效的邏輯利用 。 觸發(fā)器上的時(shí)鐘 、 清零和預(yù)置控制信號(hào) ，可由專用輸入引腳 、 通用 I/O端口或任何內(nèi)部邏輯來(lái)驅(qū)動(dòng) 。 第 2章 大規(guī)模可編程邏輯器件 2) 邏輯陣列塊 (LAB) 每個(gè)邏輯陣列塊 (LAB)含有 8個(gè) LE及相應(yīng)的進(jìn)位和級(jí)聯(lián)鏈路 、 LAB控制信號(hào)和 LAB局部互連 。 這種結(jié)構(gòu)提供了可預(yù)測(cè)的性能 。 圖 LE驅(qū)動(dòng)行和列互連的情況 。 MAX+plusⅡ 編譯軟件能根據(jù)需要自動(dòng)地反相行 、 列互連的信號(hào) 。 第 2章 大規(guī)?？删幊踢壿嬈骷? 表 MAX9000器件特性 第 2章 大規(guī)?？删幊踢壿嬈骷? 圖 MAX9000器件結(jié)構(gòu)圖 I O E I O E輸入輸出單元( I O E )邏輯陣列塊( L A B )I O EI O E?宏單元快速通道互 連I O E I O EI O E I O EI O EI O E?I O EI O EI O EI O E?? ? ? ????????? ?????? I O E I O E???L A B 邏輯陣列第 2章 大規(guī)?？删幊踢壿嬈骷? 圖 MAX9000器件的邏輯陣列單元 （ 114 個(gè)通道）L A B 局部陣列互連行快速通道其他 L A B和器件內(nèi)的去外部總線去外部總線局部反饋互連列快速通道1 ～ 16宏單元全局控制選擇161648164816161633GOEG C L RG C L K 2G C L K 1D I N 4D I N 3D I N 2D I N 1↑? ??第 2章 大規(guī)模可編程邏輯器件 圖 MAX9000器件的宏單元和局部陣列 16 個(gè)可共享擴(kuò)展器乘積項(xiàng)陣列選擇乘積項(xiàng)并行擴(kuò)展器V CC2道互連列快速通到行或使能時(shí)鐘/選擇清零部反饋16 個(gè)內(nèi)寄存器可編程旁路寄存器輸入選擇宏單元全局時(shí)鐘全局清零L A B 局域陣列輸入口互連快速通道33 個(gè)列… …………局域陣列反饋第 2章 大規(guī)?？删幊踢壿嬈骷? 圖 MAX9000器件的輸入 /輸出單元 外設(shè)控制總線[ 1 2 . . 0 ]到行或列快速通道互連8O E [ 7 . . 0 ]13來(lái)自行或列快