【正文】 了他具有支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用功能。符合市場(chǎng)需求的大規(guī)模系統(tǒng)高效，高速的完成必須有多人甚至多個(gè)代發(fā)組共同并行工作才能實(shí)現(xiàn)。(4)對(duì)于用VHDL完成的一個(gè)確定的設(shè)計(jì)，可以利用EDA工具進(jìn)行邏輯綜合和優(yōu)化，并自動(dòng)的把VHDL描述設(shè)計(jì)轉(zhuǎn)變成門級(jí)網(wǎng)表。(4)VHDL對(duì)設(shè)計(jì)的描述具有相對(duì)獨(dú)立性，設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計(jì)。(1)設(shè)計(jì)輸入根據(jù)電路設(shè)計(jì)所提出的要求，將程序輸入到VHDL編輯器中去編輯。(2)功能級(jí)模擬用VHDL，模擬器對(duì)編輯后的程序進(jìn)行模擬，如果達(dá)不到設(shè)計(jì)要求，則可以重新修改程序，直到通過(guò)功能模擬。(3)邏輯綜合與優(yōu)化 將通過(guò)功能模擬的程序放到VHDL編譯器中，進(jìn)行邏輯綜合與優(yōu)化。(4)門級(jí)模擬對(duì)電路用VHDL。仿真器仿真?？蓪?duì)門級(jí)電路的延時(shí)、定時(shí)狀態(tài)、驅(qū)動(dòng)能力等進(jìn)行仿真。如不符合要求，可重復(fù)步驟(3)，再門級(jí)模擬，直到符合要求止。(5)版圖生成 用相應(yīng)的軟件處理后，就可以拿去制版。武漢理工大學(xué)《電子線路EDA》課程設(shè)計(jì) 3程序過(guò)程 圖31電子琴總體模塊Clk為實(shí)驗(yàn)板時(shí)鐘輸入，key[7..0]分別對(duì)應(yīng)八個(gè)按鍵輸入，buz為輸出端，連接蜂鳴器。 1分別對(duì)應(yīng)的頻率分別為2616HZ、2936HZ、3295HZ、3490HZ、3920HZ、4399HZ、4940HZ、5232HZ。在程序里可以對(duì)20M時(shí)鐘頻率進(jìn)行分頻來(lái)得到所需頻率而發(fā)出不同音調(diào)。20M時(shí)鐘要得到上面所需頻率需要進(jìn)行分頻，分頻系數(shù)分別為3823403032862552272021911，可以令時(shí)鐘計(jì)數(shù)一定次數(shù)后反向從而達(dá)到分頻的效果得到所需不同音調(diào)對(duì)應(yīng)的頻率。程序中定義8個(gè)常數(shù)來(lái)作為計(jì)數(shù)對(duì)應(yīng)值：constant duo : std_logic_vector(12 downto 0):=“0111011101110”。constant lai : std_logic_vector(12 downto 0):= “0110101001101”。constant mi : std_logic_vector(12 downto 0):= “0101111011010”。constant fa : std_logic_vector(12 downto 0):= “0101100110001”。constant suo : std_logic_vector(12downto 0):= “0100111110111”。constant la : std_logic_vector(12 downto 0):= “0100011100001”。constant xi : std_logic_vector(12 downto 0):= “0011111101000”。武漢理工大學(xué)《電子線路EDA》課程設(shè)計(jì)constant duo1 : std_logic_vector(12 downto 0):= “0011101110111”。8個(gè)按鍵分別對(duì)應(yīng)8個(gè)頻率的脈沖，當(dāng)一個(gè)按鍵按下去后此時(shí)該按鍵對(duì)應(yīng)引腳輸入高電平，故可利用“01000000”這種形式來(lái)表示哪個(gè)按鍵按下，而不同按鍵對(duì)應(yīng)不同頻率輸出。對(duì)應(yīng)關(guān)系分別為：“10000000”對(duì)應(yīng)1的頻率； “01000000”對(duì)應(yīng)2的頻率； “00100000”對(duì)應(yīng)3的頻率；“00010000”對(duì)應(yīng)4的頻率； “00001000”對(duì)應(yīng)5的頻率； “00000100”對(duì)應(yīng)6的頻率； “00000010”對(duì)應(yīng)7的頻率； “00000001”對(duì)應(yīng)1的頻率；故可用以下程序來(lái)實(shí)現(xiàn)不同按鍵對(duì)應(yīng)不同頻率的要求：when“10000000”=if(clk1 /= duo)then clk1(clk1 /= lai)then clk1if(clk1 /= mi)then clk1when“00010000”=if(clk1 /= fa)then clk1if(clk1 /= suo)then clk1if(clk1 /= la)then clk1if(clk1 /= xi)then clk1if(clk1 /= duo1)then clk1null。武漢理工大學(xué)《電子線路EDA》課程設(shè)計(jì) 4波形仿真圖41 波形仿真圖由仿真波形可以看到，當(dāng)按鍵輸入不同值時(shí)，蜂鳴器也將發(fā)出不同頻率聲響。武漢理工大學(xué)《電子線路EDA》課程設(shè)計(jì)5總結(jié)體會(huì)經(jīng)過(guò)努力,簡(jiǎn)易電子琴的設(shè)計(jì)基本上完成了。在整個(gè)設(shè)計(jì)過(guò)程中，包括前期中期和后期，我都有著許多不同的體會(huì)：1)這個(gè)設(shè)計(jì)的基本是接觸一門新的語(yǔ)言并加以應(yīng)用，對(duì)于我來(lái)說(shuō)，沒(méi)有想到的是入手的速度比我的預(yù)料快，在以前編程的基礎(chǔ)上，從接觸到開始動(dòng)手編程的時(shí)間得到了很大的縮短。知識(shí)的接收速度在很大的程度上決定了動(dòng)手的時(shí)間。2)VHDL的編程與C語(yǔ)言的編程有著本質(zhì)的不同，然而以往形成的舊編程習(xí)慣在VHDL編程中依然起著很大的作用。一通百通，不是沒(méi)有道理的。對(duì)于學(xué)習(xí)新的知識(shí)并予以應(yīng)用的信心，顯得更足了。3)VHDL的設(shè)計(jì)關(guān)鍵是電路邏輯設(shè)計(jì)，而一個(gè)程序的關(guān)鍵是總體設(shè)計(jì)。對(duì)于硬件設(shè)計(jì)接觸不多的我們清楚這一點(diǎn)也許不無(wú)好處。4)通過(guò)這個(gè)程序設(shè)計(jì)讓我學(xué)會(huì)一種新的語(yǔ)言，對(duì)數(shù)字系統(tǒng)結(jié)構(gòu)也有了更進(jìn)一步的了解和認(rèn)識(shí)，對(duì)我以后的學(xué)習(xí)有很大的幫助。希望其他人在看再做類似設(shè)計(jì)時(shí)有所借鑒。通過(guò)幾天的課程設(shè)計(jì)，我對(duì)數(shù)據(jù)庫(kù)軟件EDA技術(shù)、VHDL、等系列知識(shí)都有了一定的了解。使用EDA技術(shù)開發(fā)頁(yè)面的能力也有了很大提高。武漢理工大學(xué)《電子線路EDA》課程設(shè)計(jì)參考文獻(xiàn)[1]潘松 （第二版）.北京：清華大學(xué)出版社， [2]： [3]：化學(xué)工業(yè)出版社， [4]：北京航空航天大學(xué)出版社， [5]：四川大學(xué)出版社， [6]章彬宏 ：北京理工大學(xué)出版社， [7]劉艷萍 高振斌 ：國(guó)防工業(yè)出版社,武漢理工大學(xué)《電子線路EDA》課程設(shè)計(jì) 附錄 源程序library ieee。use 。use 。use 。entity music is port(clk:in std_logic。key:in std_logic_vector(7 downto 0)。buz:out std_logic)。end music。architecture beh of music is signal clk1:std_logic_vector(12 downto 0)。constant duo : std_logic_vector(12 downto 0):=“0000000001110”。constant lai : std_logic_vector(12 downto 0):= “0000000001101”。constant mi : std_logic_vector(12 downto 0):= “0000000011010”。constant fa : std_logic_vector(12 downto 0):= “0000000010011”。constant suo : std_logic_vector(12 downto 0):= “0000000010010”。constant la : std_logic_vector(12 downto 0):= “0000000010001”。constant xi : std_logic_vector(12 downto 0):= “0000000010000”。constant duo1 : std_logic_vector(12 downto 0):= “0000000001111”。signal buzz:std_logic。signal key_out:std_logic_vector(7 downto 0)。begin buzif(clk1 /= duo)then clk1if(clk1 /= lai)then clk1else clk1if(clk1 /= mi)then clk1if(clk1 /= fa)then clk1if(clk1 /= suo)then clk1if(clk1 /= la)then clk1if(clk1 /= xi)then clk1if(clk1 /= duo1)then clk1null。end case。end if。end process。end beh。武漢理工大學(xué)《電子線路EDA》課程設(shè)計(jì) 本科生課程設(shè)計(jì)成績(jī)?cè)u(píng)定表指導(dǎo)教師簽字： 年 月 日第四篇：可控脈沖發(fā)生器的設(shè)計(jì)EDA課設(shè)報(bào)告資料可控脈沖發(fā)生器的設(shè)計(jì)一、設(shè)計(jì)目的。二、設(shè)計(jì)原理(Electronic Design Automation)的縮寫。EDA技術(shù)就是依賴功能強(qiáng)大的計(jì)算機(jī)，在EDA工具軟件平臺(tái)上，對(duì)以硬件描述語(yǔ)言HDL(Hardware Description Language)為系統(tǒng)邏輯描述手段完成的設(shè)計(jì)文件，自動(dòng)地完成邏輯編譯、化簡(jiǎn)、分割、綜合、布局布線以及邏輯優(yōu)化和仿真測(cè)試，直至實(shí)現(xiàn)既定的電子線路系統(tǒng)功能。EDA技術(shù)使設(shè)計(jì)者的工作僅局限于利用軟件的方式來(lái)完成對(duì)系統(tǒng)硬件功能的實(shí)現(xiàn)，可以說(shuō)EDA技術(shù)的產(chǎn)生與發(fā)展是電子設(shè)計(jì)技術(shù)的一個(gè)巨大進(jìn)步。EDA技術(shù)融合了眾多電子設(shè)計(jì)技術(shù)和計(jì)算機(jī)輔助技術(shù)，使得它在現(xiàn)代電子學(xué)方面的應(yīng)用越來(lái)越廣泛，也成為電子、電氣類大學(xué)生必須熟練掌握的一種設(shè)計(jì)工具。(Very High Speed Integrated Circuit)Hardware Description Language,是硬件描述語(yǔ)言的業(yè)界標(biāo)準(zhǔn)之一。VHDL語(yǔ)言功能強(qiáng)大、設(shè)計(jì)靈活。VHDL語(yǔ)言可以用簡(jiǎn)潔明確的源代碼來(lái)描述復(fù)雜的邏輯控制，它具有多層次的設(shè)計(jì)描述功能，層層細(xì)化，最后可直接生成電路級(jí)描述。VHDL支持同步電路、異步電路和隨機(jī)電路的設(shè)計(jì)，這是其他硬件描述語(yǔ)言雖不能比擬的。VHDL還支持多種設(shè)計(jì)方法，既支持自底向上的設(shè)計(jì)，又支持自頂向下的設(shè)計(jì)；既支持模塊化設(shè)計(jì)，又支持層次化設(shè)計(jì)。由于VHDL已經(jīng)成為IEEE標(biāo)準(zhǔn)所規(guī)定的硬件描述性語(yǔ)言，目前大多數(shù)EDA工具幾乎都支持VHDL。因?yàn)閂HDL易讀和結(jié)構(gòu)化且易于修改設(shè)計(jì)所以在硬件電路設(shè)計(jì)過(guò)程中，VHDL語(yǔ)言得到廣泛應(yīng)用。VHDL語(yǔ)言易于共享和復(fù)用。VHDL采用基于庫(kù)（Library）的設(shè)計(jì)方法，可以建立各種可再次利用的模塊。這些模塊可以預(yù)先設(shè)計(jì)或使用以前設(shè)計(jì)中的存檔模塊，將這些模塊存放到庫(kù)中，就可以在以后的設(shè)計(jì)中進(jìn)行復(fù)用，可以使設(shè)計(jì)成果在設(shè)計(jì)人員之間進(jìn)行交流和共享，減少硬件電路設(shè)計(jì)。VHDL豐富的仿真語(yǔ)句和庫(kù)函數(shù)，使得在任何大系統(tǒng)的設(shè)計(jì)早期就能查驗(yàn)設(shè)計(jì)系統(tǒng)的功能可行性，隨時(shí)可對(duì)設(shè)計(jì)進(jìn)行仿真模擬。VHDL語(yǔ)句的行為描述能力和程序結(jié)構(gòu)決定了它具有支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用功能。這個(gè)特點(diǎn)很好的符合了市場(chǎng)需求。對(duì)于用VHDL完成的一個(gè)確定的設(shè)計(jì)，可以利用EDA工具進(jìn)行邏輯綜合和優(yōu)化，并自動(dòng)的把VHDL描述的設(shè)計(jì)轉(zhuǎn)變成門級(jí)網(wǎng)表。總之，由于VHDL語(yǔ)言有的這些優(yōu)良的特點(diǎn)，它被廣泛的應(yīng)用在電子線路和電子系統(tǒng)的設(shè)計(jì)中。 II是Altera公司的綜合性PLD/FPGA開發(fā)軟件，支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。Quartus II可以在XP、Linux以及Unix上使用，除了可以使用Tcl腳本完成設(shè)計(jì)流程外，提供了完善的用戶圖形界面設(shè)計(jì)方式。具有運(yùn)行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點(diǎn)。Quartus II支持Altera的IP核，包含了LPM/MegaFunction宏功能模塊庫(kù)，使用戶可以充分利用成熟的模塊，簡(jiǎn)化了設(shè)計(jì)的復(fù)雜性、加快了設(shè)計(jì)速度。對(duì)第三方EDA工具的良好支持也使用戶可以在設(shè)計(jì)流程的各個(gè)階段使用熟悉的第三方EDA工具。此外，Quartus II通過(guò)和DSP Builder工具與Matlab/Simulink相結(jié)合，可以方便地實(shí)現(xiàn)各種DSP應(yīng)用系統(tǒng)；支持Altera的片上可編程系統(tǒng)（SOPC）開發(fā)，集系統(tǒng)級(jí)設(shè)計(jì)、嵌入式軟件開發(fā)、可編程邏輯設(shè)計(jì)于一體，是一種綜合性的開發(fā)平臺(tái)。，而可控脈沖發(fā)生器則是要產(chǎn)生一個(gè)周期和占空比可變的脈沖波形?？煽孛}沖發(fā)生器的實(shí)現(xiàn)原理比較簡(jiǎn)單，可以簡(jiǎn)單的理解為一個(gè)計(jì)數(shù)器對(duì)輸入的時(shí)鐘信號(hào)進(jìn)行分頻的過(guò)程。通過(guò)改變計(jì)數(shù)器的上限值來(lái)達(dá)到改變周期的目的，通過(guò)改變電平翻轉(zhuǎn)的閾值來(lái)達(dá)到改變占空比的目的。下面舉個(gè)簡(jiǎn)單的例子來(lái)說(shuō)明其工作原理。假如有一個(gè)計(jì)數(shù)器T對(duì)時(shí)鐘分頻，其計(jì)數(shù)的范圍是從0～N，另取一個(gè)M（0≤M≤N），若輸出為Q，那么Q只要滿足條件時(shí)，通過(guò)改變N值，即可改變輸出的脈沖波的周期；改變M值，即可改變脈沖波的占空比。這樣輸出的脈沖波的周期和占空比分別為：236。1Q=237。238。00163。TMM163。T163。N周期=(N+1)TCLOCKM占空比=180。100%N+1三、設(shè)計(jì)內(nèi)容編寫實(shí)現(xiàn)可控脈沖發(fā)生器程序，通過(guò)脈沖周期和占空比改變實(shí)現(xiàn)不同脈沖的輸出。用QuartusII軟件對(duì)設(shè)計(jì)進(jìn)行編譯、綜合、仿真，給出相應(yīng)的時(shí)序仿真波形和硬件電路圖。四、設(shè)計(jì)流程 LIBRARY IEEE。USE 。USE 。USE 。ENTITY CC ISPORT(CLK: IN STD_LOGIC。時(shí)鐘輸入RST : IN STD_LOGIC。復(fù)位輸入NU,ND : IN STD_LOGIC。輸入：控制頻率的改變MU,MD : IN STD_LOGIC。輸入：控制占空比的改變FOUT : OUT STD_LOGIC波形輸出)。END CC。ARCHITECTURE BEHAVE OF CC IS SIGNAL N_BUFFER,M_BUFFER:STD_LOGIC_VECTOR(10 DOWNTO 0)。SIGNAL N_COUNT :STD_LOGIC_VECTOR(10 DOWNTO 0)。SIGNAL CLKIN : STD_LOGIC。SIGNAL CLK_COUNT : STD_LOGIC_VECTOR(12 DOWNTO 0)。