【文章內(nèi)容簡(jiǎn)介】 數(shù)字頻率計(jì)都采用單片機(jī)加上外部的高速計(jì)數(shù)器來(lái)實(shí)現(xiàn)，然而單片機(jī)的時(shí)鐘頻率不高導(dǎo)致測(cè)頻速度比較慢，并且在這種設(shè)計(jì)中，由于PCB版的集成度不高，導(dǎo)致PCB板走線(xiàn)長(zhǎng)，因此難以提高計(jì)數(shù)器的工作頻率。為了克服這種缺點(diǎn)，大大提高測(cè)量精度和速度，我們可以設(shè)計(jì)一種可編程邏輯器件來(lái)實(shí)現(xiàn)數(shù)字頻率計(jì)。EDA技術(shù)是以大規(guī)?？删幊踢壿嬈骷樵O(shè)計(jì)載體，以硬件語(yǔ)言為系統(tǒng)邏輯描述的主要方式，以計(jì)算機(jī)、大規(guī)?？删幊踢壿嬈骷拈_(kāi)發(fā)軟件及實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)為設(shè)計(jì)工具，通過(guò)有關(guān)的開(kāi)發(fā)軟件，自動(dòng)完成用軟件設(shè)計(jì)的電子系統(tǒng)到硬件系統(tǒng)的設(shè)計(jì)，最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒囊婚T(mén)新技術(shù)。其設(shè)計(jì)的靈活性使得EDA技術(shù)得以快速發(fā)展和廣泛應(yīng)用。以QUARTUSII軟件為設(shè)計(jì)平臺(tái)，采用VHDL語(yǔ)言實(shí)現(xiàn)數(shù)字頻率計(jì)的整體設(shè)計(jì)。EDA技術(shù)已經(jīng)廣泛應(yīng)用于模擬與數(shù)字電路系統(tǒng)等許多領(lǐng)域。電子設(shè)計(jì)自動(dòng)化是一種實(shí)現(xiàn)電子系統(tǒng)或電子產(chǎn)品自動(dòng)化設(shè)計(jì)的技術(shù)，它與電子技術(shù)，微電子技術(shù)的發(fā)展密切相關(guān)，它吸收了計(jì)算機(jī)科學(xué)領(lǐng)域的大多數(shù)最新研究成果，以高性能的計(jì)算機(jī)作為工作平臺(tái)，促進(jìn)了工程發(fā)展。EDA的一個(gè)重要特征就是使用硬件描述語(yǔ)言（HDL）來(lái)完成的設(shè)計(jì)文件，VHDL語(yǔ)言是經(jīng)IEEE確認(rèn)的標(biāo)準(zhǔn)硬件語(yǔ)言，在電子設(shè)計(jì)領(lǐng)域受到了廣泛的接受。EDA課程設(shè)計(jì)~簡(jiǎn)易數(shù)字頻率計(jì)在電子技術(shù)中，頻率是最基本的參數(shù)之一，并且與許多電參量的測(cè)量方案、測(cè)量結(jié)果都有十分密切的關(guān)系，因此，頻率的測(cè)量就顯得更為重要。測(cè)量頻率的方法有多種,其中電子計(jì)數(shù)器測(cè)量頻率具有精度高、使用方便、測(cè)量迅速，以及便于實(shí)現(xiàn)測(cè)量過(guò)程自動(dòng)化等優(yōu)點(diǎn)，是頻率測(cè)量的重要手段之一。數(shù)字式頻率計(jì)的測(cè)量原理有兩類(lèi)：一是直接測(cè)頻法，即在一定閘門(mén)時(shí)間內(nèi)測(cè)量被測(cè)信號(hào)的脈沖個(gè)數(shù)；二是間接測(cè)頻法即測(cè)周期法，如周期測(cè)頻法。直接測(cè)頻法適用于高頻信號(hào)的頻率測(cè)量，通常采用計(jì)數(shù)器、數(shù)據(jù)鎖存器及控制電路實(shí)現(xiàn)，并通過(guò)改變計(jì)數(shù)器閥門(mén)的時(shí)間長(zhǎng)短在達(dá)到不同的測(cè)量精度；間接測(cè)頻法適用于低頻信號(hào)的頻率測(cè)量。本設(shè)計(jì)中使用的就是直接測(cè)頻法，即用計(jì)數(shù)器在計(jì)算1s內(nèi)輸入信號(hào)周期的個(gè)數(shù)，其測(cè)頻范圍為1Hz~9999Hz。 系統(tǒng)原理圖系統(tǒng)原理圖仿真EDA課程設(shè)計(jì)~簡(jiǎn)易數(shù)字頻率計(jì)分析說(shuō)明：clk為1HZ，待測(cè)信號(hào)sig為10HZ 引腳圖頻率測(cè)量的基本原理是計(jì)算每秒鐘內(nèi)待測(cè)信號(hào)的脈沖個(gè)數(shù)。這就要求測(cè)頻控制信號(hào)發(fā)生器testpl的計(jì)數(shù)使能信號(hào)tsten能產(chǎn)生一個(gè)1秒脈寬的周期信號(hào)，并對(duì)頻率計(jì)的每一計(jì)數(shù)器t10的使能端en進(jìn)行同步控制。當(dāng)tsten為高電平“1”時(shí)，允許計(jì)數(shù)；為低電平“0”時(shí)停止計(jì)數(shù)，并保持其計(jì)數(shù)結(jié)果。在停止計(jì)數(shù)期間，首先需要一個(gè)鎖存信號(hào)load的上跳沿將計(jì)數(shù)器在前1 秒種的計(jì)數(shù)值鎖存進(jìn)16位鎖存器reg16b中。鎖存信號(hào)之后，必須有一個(gè)清零信號(hào)clr_t對(duì)計(jì)數(shù)器進(jìn)行清零，為下1 秒的計(jì)數(shù)操作做準(zhǔn)備。，然后由外部數(shù)碼管控制器led控制的7段譯碼器ymq譯出，并穩(wěn)定顯示。 測(cè)頻控制信號(hào)發(fā)生器testpl模塊：輸入端clk收到1Hz信號(hào)后，其輸出端testen控制各個(gè)t10的使能，clr_t控制各個(gè)t10的清零，load控制鎖存器內(nèi)數(shù)據(jù)的輸出。仿真圖如下：EDA課程設(shè)計(jì)~簡(jiǎn)易數(shù)字頻率計(jì) 十進(jìn)制計(jì)數(shù)器t10模塊：有一時(shí)鐘使能輸入端en，用于鎖定計(jì)數(shù)值。當(dāng)高電平“1”時(shí)計(jì)數(shù)允許計(jì)數(shù)，低電平“0”時(shí)禁止計(jì)數(shù)。多位十進(jìn)制計(jì)數(shù)器時(shí)，最低位的計(jì)數(shù)器的clk端輸入被測(cè)信號(hào)，各計(jì)數(shù)器的進(jìn)位輸出端c10將信號(hào)輸?shù)较乱晃皇M(jìn)制計(jì)數(shù)器t10的輸入端clk，最高位十進(jìn)制計(jì)數(shù)器t10的進(jìn)位輸出端c10不處理。仿真圖如下： 16位鎖存器reg16b模塊：將已有16 位bcd碼存在于此模塊的輸入口din[15..0]，在信號(hào)load的上升沿后即被鎖存到寄存器reg16b的內(nèi)部，并由reg16b的輸出端dout[15..0]輸出，設(shè)置鎖存器的好處是，數(shù)碼管上顯示的數(shù)據(jù)穩(wěn)定，不會(huì)由于周期性的清零信號(hào)而不斷閃爍。仿真圖如下：EDA課程設(shè)計(jì)~簡(jiǎn)易數(shù)字頻率計(jì) 數(shù)碼管控制器led模塊：兩個(gè)輸入端一個(gè)為datain[15..0]，另一個(gè)為數(shù)碼管顯示選擇的掃描頻率輸入端clk，輸出端為數(shù)碼管選擇信號(hào)[3..0]和對(duì)應(yīng)顯示的數(shù)碼管的BCD碼信號(hào)端dataout[3..0]，數(shù)碼管顯示選擇隨掃描頻率clk循環(huán)變化，實(shí)現(xiàn)穩(wěn)定顯示。仿真圖如下：譯碼器ymq模塊：輸入端d_in[3..0]將接收BCD碼信號(hào),譯碼后輸出端d_out[7..0]輸出8為7段數(shù)碼管信號(hào)，其中輸出的第8位均為高電平“1”可以使四個(gè)數(shù)碼管的小數(shù)點(diǎn)不顯示。經(jīng)譯碼器的處理輸出后數(shù)碼管顯示相應(yīng)的數(shù)值。EDA課程設(shè)計(jì)~簡(jiǎn)易數(shù)字頻率計(jì)：library ieee。use 。entity lx is port(clk: in std_logic。led: out std_logic_vector(7 downto 0)。ledc: out std_logic_vector(2 downto 0))。end lx。architecture art of lx is十進(jìn)制計(jì)數(shù)器ponent t10待調(diào)用的有時(shí)鐘使能的十進(jìn)制計(jì)數(shù)器端口定義port(clk,clr,en: in std_logic。q: out std_logic_vector(3 downto 0)。c10: out std_logic)。end ponent。16位鎖存器ponent reg16b待調(diào)用的32位鎖存器端口定義 port(load: in std_logic。din: in std_logic_vector(15 downto 0)。dout: out std_logic_vector(15 downto 0))。end ponent。測(cè)頻控制器ponent testpl待調(diào)用的測(cè)頻控制信號(hào)發(fā)生器端口定義 port(clk:in std_logic。EDA課程設(shè)計(jì)~簡(jiǎn)易數(shù)字頻率計(jì)tsten:out std_logic。clr_t:out std_logic。load:out std_logic)。end ponent。數(shù)碼管選擇器ponent led待調(diào)用的數(shù)碼管選擇器端口定義 port(clk:in std_logic。datain: in std_logic_vector(15 downto 0)。dataout: out std_logic_vector(3 downto 0)。sel: out std_logic_vector(2 downto 0))。end ponent。譯碼器ponent ymq待調(diào)用的譯碼器端口定義 port(d_in: in std_logic_vector(3 downto 0)。d_out: out std_logic_vector(7 downto 0))。end ponent。signal clk1,clk2,clk3: std_logic。clk1為1Hz信號(hào),clk2為被測(cè)信號(hào),clk3為數(shù)碼管掃描信號(hào)signal tsten,clr,load: std_logic。signal c1,c2,c3,c4: std_logic。signal qout,rout: std_logic_vector(15 downto 0)。signal datao: std_logic_vector(3 downto 0)。begin u0:testpl port map(clk1,tsten,clr,load)。u1:t10 port map(clk2,clr,tsten,qout(3 downto 0),c1)。u2:t10 port map(c1,clr,tsten,qout(7 downto 4),c2)。u3:t10 port map(c2,clr,tsten,qout(11 downto 8),c3)。u4:t10 port map(c3,clr,tsten,qout(15 downto 12),c4)。u5:reg16b port map(load,qout(15 downto 0),rout)。u6:led port map(clk3,rout,datao,ledc)。u8:ymq port map(datao,led)。end art。這次課程設(shè)計(jì)中，我不僅復(fù)習(xí)鞏固了課堂所學(xué)的理論知識(shí)，提高EDA課程設(shè)計(jì)~簡(jiǎn)易數(shù)字頻率計(jì)了對(duì)所學(xué)知識(shí)的綜合應(yīng)用能力，并從根本上了解了VHDL語(yǔ)言的一些基本用法，應(yīng)用了原來(lái)不會(huì)或者不熟練的句型，如if句，case句等，也學(xué)會(huì)了一些基本功能的實(shí)現(xiàn)方法，如分頻，狀態(tài)控制等等，從另外一個(gè)角度重新審視了上學(xué)期完全從硬件角度出發(fā)的電路設(shè)計(jì)，明白了軟硬件之間的交互。通過(guò)這個(gè)課題，對(duì)系統(tǒng)框圖、邏輯流程圖、狀態(tài)轉(zhuǎn)移圖的設(shè)計(jì)有了一定的了解。也懂得了系統(tǒng)的前期設(shè)計(jì)對(duì)于后續(xù)的編程和調(diào)試的重要性。本課題采用了自下而上的設(shè)計(jì)方法，根據(jù)系統(tǒng)對(duì)硬件的要求，畫(huà)出系統(tǒng)控制流程圖；然后根據(jù)控制流程圖，分化模塊，利用模塊實(shí)現(xiàn)功能；最后進(jìn)行仿真和調(diào)試。每個(gè)成功的背后都要面對(duì)無(wú)數(shù)次的失敗，這次課設(shè)也不例外。雖然遇到不少問(wèn)題與困難，但通過(guò)老師以及同學(xué)的幫助，都一一得到順利地解決。我想這必定會(huì)為將來(lái)的實(shí)踐積累寶貴的經(jīng)驗(yàn)和教訓(xùn)?？傊?，這次課設(shè)我們都受益匪淺。整個(gè)過(guò)程氛圍濃厚，本人也態(tài)度十分認(rèn)真，積極向老師和同學(xué)求教并在此過(guò)程中收獲良多，能夠進(jìn)一步了解和使用一門(mén)與硬件直接打交道的基本語(yǔ)言對(duì)我們將來(lái)的學(xué)習(xí)和工作都會(huì)十分有益。 測(cè)頻控制信號(hào)發(fā)生器EDA課程設(shè)計(jì)~簡(jiǎn)易數(shù)字頻率計(jì)library ieee。use 。use 。entity testpl is port(clk:in std_logic。1Hz信號(hào)tsten:out std_logic。計(jì)數(shù)器使能信號(hào) clr_t:out std_logic。計(jì)數(shù)器清零信號(hào) load:out std_logic)。鎖存器輸出控制信號(hào) end testpl。architecture art of testpl is signal div2clk:std_logic。begin process(clk)begin if clk39。event and clk=39。139。then div2clk有時(shí)鐘使能的十進(jìn)制計(jì)數(shù)器library ieee。use 。use 。entity t10 is port(clk,clr,en: in std_logic。clk:計(jì)數(shù)器時(shí)鐘，clr:清零信號(hào),en:計(jì)數(shù)使能信號(hào)q: out std_logic_vector(3 downto 0)。q:4位計(jì)數(shù)結(jié)果輸出EDA課程設(shè)計(jì)~簡(jiǎn)易數(shù)字頻率計(jì)c10: out std_logic)。計(jì)數(shù)進(jìn)位end t10。architecture art of t10 is signal cqi: std_logic_vector(3 downto 0)。begin process(clk,clr)begin if clr=39。139。 then cqielsif clk39。event and clk=39。139。 then if en=39。139。 then當(dāng)輸入的tesen為高電平1時(shí)允許計(jì)數(shù)if(cqiend if。當(dāng)輸入的tesen為低電平0時(shí)禁止計(jì)數(shù)，鎖定計(jì)數(shù)值 end if。end if。end process。產(chǎn)生進(jìn)位 process(cqi)begin if cqi=“1001” then c1016位鎖存器library ieee。use 。use 。entity reg16b is port(load: in std_logic。輸出鎖存控制信號(hào) din: in std_logic_vector(15 downto 0)。dout: out std_logic_vector(15 downto 0))。end reg16b。EDA課程設(shè)計(jì)~簡(jiǎn)易數(shù)字頻率計(jì)architecture art of reg16b is begin process(load,din)begin if load39。event and load=39。139。thenload為高電平時(shí)teten為低電平，計(jì)數(shù)器禁止dout 數(shù)碼管控制器library ieee。use 。use 。entity led is port(clk:in std_logic。數(shù)碼管掃描頻率datain: in std_logic_vector(15 downto 0)。鎖存器輸入的16位信號(hào) dataout: out std_logic_vector(3 downto 0)。輸出至譯碼器的4位信號(hào)sel: buffer std_logic_vector(2 downto 0))。輸出數(shù)碼管選擇信號(hào) end led。architecture art of led is beginsel同掃描頻率clk循環(huán)變化 process(clk)begin if rising_edge(clk)then if sel=7 thensel else selend process。數(shù)碼管選擇 process(sel,datain)begin case sel is when “000”= dataoutEDA課程設(shè)計(jì)~簡(jiǎn)易數(shù)字頻率計(jì)when “001”= dataout dataout dataoutNULL。end case。end process。end art。七段數(shù)碼管的譯碼器library IEEE。use 。entity ymq is port(d_in: in std_logic_vector(3 downto 0)。數(shù)碼管控制器輸入四位信號(hào)d_out: out std_logic_vector(6 downto 0))。輸出8位信號(hào)end ymq。第8位d_out[7]為逗號(hào) architecture art of ymq is begin process(d_in)begin case d_in is第8位為1高電平逗號(hào)不顯示 when “0000