eda課程設(shè)計(jì)(論文word格式-資料下載頁
2024-12-07 10:33本頁面
【導(dǎo)讀】本次課程設(shè)計(jì)就是利用VHDL語言結(jié)合硬件電路來實(shí)現(xiàn)數(shù)字秒表的功能，數(shù)字秒表有4. 個(gè)模塊構(gòu)成，分別為分頻電路模塊，去抖電路模塊，時(shí)間計(jì)數(shù)電路模塊，顯示模塊。EDA是20實(shí)際90年代初以來迅速發(fā)展起來的現(xiàn)代電子工程領(lǐng)域的一門新技術(shù)?，F(xiàn)代電子產(chǎn)品的性能進(jìn)一步提高，功能越來越復(fù)。著功能多樣化，體積小型化，功耗最低化的趨勢發(fā)展。了前所未有的壓力，唯一的出路是熟練掌握EDA技術(shù)，并獲得其有力支持。產(chǎn)品開發(fā)研制的動力源和加速器，是現(xiàn)代電子技術(shù)的核心。重要性日益突出。計(jì)時(shí)電路執(zhí)行計(jì)時(shí)功能，計(jì)時(shí)的方法是對標(biāo)準(zhǔn)時(shí)鐘脈沖計(jì)數(shù)。由于計(jì)時(shí)范圍是0秒到。由于秒計(jì)數(shù)器和分計(jì)數(shù)器的仿真和毫秒計(jì)數(shù)器類似，所以其結(jié)果同上。計(jì)時(shí)顯示電路的作用是將計(jì)時(shí)值在LED七段數(shù)碼管上顯示出來。只驅(qū)動一位數(shù)碼管，各位數(shù)據(jù)輪流驅(qū)動對應(yīng)的數(shù)碼管進(jìn)行顯示。由于實(shí)驗(yàn)箱上已經(jīng)由數(shù)碼
【正文】 ,qo,qn) begin if rst=39。139。 then qn=0000。 elsif (clk39。event and clk=39。139。 and en=39。139。) then if(qn=1001) then qn=0000。 ce=39。139。 else qn=qn+1。ce=39。039。 end if。 end if。 x=qn。 end process。 process(ce,rst,en,qo) begin if rst=39。139。 then qo=0000。 elsif (ce39。event and ce=39。139。 and en=39。139。) then if(qo=0101)then 21 qo=0000 。co=39。139。 else qo=qo+1。 co=39。039。 end if。 end if。 y=qo。 end process。 end a。 library ieee。 use 。 use 。 use 。 entity jishu3 is port(clk:in std_logic。 rst:in std_logic。 en:in std_logic。 x,y:buffer std_logic_vector(3 downto 0))。 end entity。 architecture a of jishu3 is signal qn,qo: std_logic_vector(3 downto 0)。 signal ce: std_logic。 begin process(clk,rst,en,qo,qn) begin if rst=39。139。 then qn=0000。 elsif (clk39。event and clk=39。139。 and en=39。139。) then if(qn=1001) then qn=0000。 ce=39。139。 else qn=qn+1。ce=39。039。 22 end if。 end if。 x=qn。 end process。 process(ce,rst,en,qo) begin if rst=39。139。 then qo=0000。 elsif (ce39。event and ce=39。139。 and en=39。139。) then if(qo=0101)then qo=0000 。 else qo=qo+1。 end if。 end if。 y=qo。 end process。 end a。 library ieee。 use 。 use 。 entity xuanze is port(a,b,c,d,e,f:in std_logic_vector(3 downto 0)。 s:out std_logic_vector(2 downto 0)。 y:out std_logic_vector(6 downto 0)。 dp:out std_logic。 cp:in std_logic)。 end xuanze。 architecture behave of xuanze is 23 signal z:std_logic_vector(3 downto 0)。 begin process(cp) variable sn:std_logic_vector(2 downto 0)。 begin if(cp39。event and cp=39。139。) then if(sn=101)then sn:=000。 else sn:=sn+1。 end if。 case sn is when000= z =a。dp=39。039。 when001= z =b。dp=39。039。 when010= z =c。dp=39。139。 when011= z =d。dp=39。039。 when100= z =e。dp=39。039。 when101= z =f。dp=39。039。 when others=null。 end case。 end if。 s=sn。 end process。 process(z) begin case z is when0000= y =0111111。 when0001= y =0000110。 when0010= y =1011011。 24 when0011= y =1001111。 when0100= y =1100110。 when0101= y =1101101。 when0110= y =1111101。 when0111= y =0000111。 when1000= y =1111111。 when1001= y =1101111。 when1010= y =1110111。 when1011= y =1111100。 when1100= y =0111001。 when1101= y =1011110。 when1110= y =1111001。 when1111= y =1110001。 when others= y =1000000。 end case。 end process。 end behave25
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