【正文】 標(biāo)識(shí)。其中可以從正數(shù)開始標(biāo)識(shí)，也可以從負(fù)數(shù)開始標(biāo)識(shí)。 VHDL程序?qū)崿F(xiàn)單 /雙極性轉(zhuǎn)換模塊的主要程序如下： if code_in=11 then if even=39。139。 then code_out=01。 正電平 1 else code_out=11。 負(fù)電平 1 end if。 elsif(code_in=01 or code_in=10) then if even=39。139。 then even=39。039。 code_out=11。 else even=39。139。 code_out=01。 end if。 具體的程序?qū)崿F(xiàn)如附錄的單 /雙極性轉(zhuǎn)換模塊的 源代碼 所示，圖 56 所示為單 /雙極性轉(zhuǎn)換模塊 仿真波形 。 圖 56 單 /雙極性轉(zhuǎn)換 模塊仿真波形 仿真波形圖中， reset 為計(jì)數(shù)器清零信號(hào)， clk 為時(shí)鐘信號(hào)， code_in 為輸入的信 號(hào)，是上一步插 “B”模塊的輸出信號(hào)， code_out 為進(jìn)行 單 /雙極性轉(zhuǎn)換 之后的輸出信號(hào)。根據(jù) 單 /雙極性轉(zhuǎn)換 的規(guī)則及上圖的仿真波形得出以下結(jié)論： 西安郵電大學(xué) 22 Code_in： 01 00 00 00 11 10 00 00 11 01 01 10 00 00 11 00 01 00 00 00 11 01 00 00 理論值： 01 00 00 00 01 11 00 00 11 01 11 01 00 00 01 00 11 00 00 00 11 01 00 00 仿真結(jié)果： 01 00 00 00 01 11 00 00 11 01 11 01 00 00 01 00 11 00 00 00 11 01 00 00 結(jié)果分析：由上面的結(jié)論可以看出， 單 /雙極性轉(zhuǎn)換 模塊 的仿真結(jié)果與理論值相同，結(jié)果正確， 通過 仿真 波形可以很明顯的看出 輸出信號(hào) （ code_out）相對(duì)輸入信號(hào)（ code_in） 延遲了 1 個(gè)時(shí)鐘周期。 HDB3 編碼器整體仿真 圖 57 為編碼器整體的仿真波形，從下圖可以很清楚的看出序列經(jīng)過插 “V”模塊，插 “B”模塊與單 /雙極性轉(zhuǎn)換模塊后的波型變換，由于每一步的輸入是上一步的輸出信號(hào)，因此最終經(jīng)過 單 /雙極性轉(zhuǎn)換模塊后的波形即為編碼后的波形。 圖 57 編 碼器 仿真波形 西安郵電大學(xué) 23 HDB3 譯碼器的仿真 與實(shí)現(xiàn) 根據(jù) 譯碼器 的設(shè)計(jì)思想， 實(shí)現(xiàn) 譯碼器 的流程圖如圖 57 所示： 圖 58 譯碼器 的流程圖 根據(jù)上述流程圖，使用 VHDL語言實(shí)現(xiàn)該功能的過程如下：首先設(shè)置 兩組 4位移位寄存器 D1 和 D0，同插 “B”模塊一樣，任意一個(gè)碼元由 D1 和 D0 表示（即D1amp。D0），然后定義一個(gè)信號(hào) t， t 接收輸入信號(hào)，當(dāng) t 的值為 “01”或者 “11（即 “+1”或 “1”）時(shí)，判斷是存放在寄存器中的輸入的信號(hào)是否有 “11”或者 “10”出現(xiàn)，若有將其置為 “0”，若輸入信號(hào)中有 “01”將其置為 “1”， “0”則照原樣輸出。 VHDL程序?qū)崿F(xiàn) 譯碼器 的主要程序如下： if ((t=11 and D1(3 downto 0)=0001 and D0(3 downto 0)=0001)or (t=01 and D1(3 downto 0)=0000 and D0(3 downto 0)=0001)) 判斷有 V輸入 elsif((t=11 and D1(3 downto 1)=001 and D0(3 downto 1)=001)or (t=01 and D1(3 downto 1)=000 and D0(3 downto 1)=001)) 判斷有 B 輸入 start code_in=01, 11 Y N N code_out= 0 end D1amp。D0=01， 11 Y code_out= 1 code_out= 0 西安郵電大學(xué) 24 if((D1(0)=39。139。 and D0(0)=39。139。)or(D1(0)=39。039。 and D0(0)=39。139。)) 判斷 1，且輸出 1 具體的程序?qū)崿F(xiàn)如附錄的 譯碼器 的 代碼 所示，圖 58 所示為單 /雙極性轉(zhuǎn)換模塊 仿真波形 。 圖 59 譯碼器 仿真波形 仿真波形圖中， reset 為計(jì)數(shù)器清 零信號(hào)， clk 為時(shí)鐘信號(hào)， code_in 為輸入的信號(hào) ，是 上一步 單 /雙極性轉(zhuǎn)換 模塊 的輸出信號(hào) ， code_out 為 譯碼 之后的輸出信號(hào) 。 D1 和 D0 為 4 位移位寄存器 。 結(jié)合 HDB3 碼的譯碼 規(guī)則及上圖的仿真波形得出以下結(jié)論： Code_in： 01 00 00 00 01 11 00 00 11 01 11 01 00 00 01 00 11 00 00 00 11 01 00 00 理論值： 1 0 0 0 0 0 0 0 0 1 1 0 0 0 0 0 1 0 0 0 0 1 0 0 仿真結(jié)果： 1 0 0 0 0 0 0 0 0 1 1 0 0 0 0 0 1 0 0 0 0 1 0 0 結(jié)果分析：由上面的結(jié)論可以看出， 譯碼器 的仿真結(jié)果與理論值相同，結(jié)果正確 。 西安郵電大學(xué) 25 結(jié)論 本次設(shè)計(jì)是基于 VHDL語言的 HDB3 編 /碼器的設(shè)計(jì)及仿真，其中，編碼器的設(shè)計(jì)主要三個(gè)模塊組成，包括插 “V”模塊、插 “B”模塊和單 /雙極性變換模塊。采用三個(gè)模塊的設(shè)計(jì)使實(shí)現(xiàn)本次設(shè)計(jì)變得簡(jiǎn)單，如果插 “V”符號(hào)和插 “B”符號(hào)同時(shí)進(jìn)行，依照編碼規(guī)則完全可行，但是實(shí)際設(shè)計(jì)過程十分復(fù)雜，以我目前的能力無法實(shí)現(xiàn)。因此采用模塊式設(shè)計(jì)，簡(jiǎn)單易行。譯碼器的設(shè) 計(jì)只需一個(gè)模塊即可，較之編碼器的各個(gè)模塊的設(shè)計(jì)來講，相對(duì)簡(jiǎn)單。 通過本次的畢業(yè)設(shè)計(jì)，我熟悉并掌握了很多的知識(shí)，同時(shí)體會(huì)頗多：理論聯(lián)系實(shí)際，并不是像說的那么的簡(jiǎn)單，懂得理論知識(shí)不一定會(huì)應(yīng)用，實(shí)際應(yīng)用需要一定的經(jīng)驗(yàn)，通過長時(shí)間的設(shè)計(jì)過程中，慢慢的學(xué)會(huì)了總結(jié)經(jīng)驗(yàn)教訓(xùn)，收獲良多。比如當(dāng)我學(xué)習(xí) VHDL 語言時(shí)，對(duì)于其基本的編寫規(guī)則及方法十分清楚，但是當(dāng)我開始實(shí)際編寫時(shí)，卻無從下手，不知道應(yīng)該怎么做，從哪里入手，經(jīng)過一段時(shí)間的實(shí)踐及學(xué)習(xí)，我發(fā)現(xiàn)在編寫代碼時(shí)，先繪制簡(jiǎn)單的流程圖，以上的問題解決起來十分容易。 經(jīng)過一段時(shí)間的 設(shè)計(jì)仿真，整個(gè) HDB3 編 /譯碼器能夠?qū)崿F(xiàn)，但是還存在很多不足，比如，我的設(shè)計(jì)是基于 VHDL 語言的設(shè)計(jì)，并沒有將程序下載到硬件上，不確定是否能夠?qū)崿F(xiàn)。雖然如此我并沒有太多的遺憾，因?yàn)槟繕?biāo)已經(jīng)明確，希望我能在未來有能力完成。 西安郵電大學(xué) 26 致謝 歷時(shí)三個(gè)多月的時(shí)間，我終于完成這篇論文，在論文的寫作過程中 我的導(dǎo)師花費(fèi)了 了大量的 時(shí)間和精力 ，從選題到開題報(bào)告，從寫作題綱，到 論文初稿中 的具體問題，嚴(yán)格把關(guān)，在此感謝我的導(dǎo)師給我提供了這么全面的幫助。導(dǎo)師一絲不茍的作風(fēng)，嚴(yán)謹(jǐn)求實(shí)的態(tài)度，踏踏實(shí)實(shí)的精神，讓我深受啟發(fā)。 感 謝這篇論文所涉及到的各位學(xué)者。本文參考了大量的文獻(xiàn)資料，如果沒有各位學(xué)者的研究成果的幫助和啟發(fā)，我將很難完成本篇論文的撰寫。在此向各學(xué)術(shù)界的前輩們致敬！ 感謝我的同學(xué)和朋友們，在我寫論文的過程中給予我 提供 了很多有用的資料。 在寫作過程中 大家一起學(xué)習(xí)，一起進(jìn)步， 對(duì)于這 大學(xué)四年最后 度過的時(shí)光 ，感謝他們的陪伴。 由于我的學(xué)術(shù) 水平有限，所寫論文難免有不足之處，懇請(qǐng)各位老師和學(xué)友批評(píng)和指正！ 西安郵電大學(xué) 27 參考文獻(xiàn) （ 1） 樊昌信，曹麗娜 .通信原理 . 北京：國防工業(yè)出版社， 2021 （ 2） 唐小華，楊懌菲，張亞婷， 劉智芳，弓楠 .數(shù)字電路與 EDA 實(shí)踐教程 . 北京：科學(xué)出版社， 2021 （ 3） Volnei A. Pedroni. VHDL 數(shù)字電路設(shè)計(jì)教程（喬廬峰，王志功等譯） . 北京：電子工業(yè)出版社， 2021 （ 4） 趙鑫，蔣亮，齊兆群，李曉凱 .VHDL 與數(shù)字電路設(shè)計(jì) . 北京：機(jī)械工業(yè)出版社，2021 （ 5） 詹仙寧，田耕 .VHDL 開發(fā)精解與實(shí)例剖析 . 北京：電子工業(yè)出版社， 2021 （ 6） 潘松，黃繼業(yè) .EDA技術(shù)與 VHDL. 北京 ： 清華大學(xué)出版社， 2021 （ 7） 潘松，王國棟 . VHDL 實(shí)用教程 . 成都 ： 電子科技大學(xué)出版社 ， 1999 （ 8） 侯伯亨，顧新 .VHDL 硬件描述語言與數(shù)字電路設(shè)計(jì) . 西安：西安電子科技大學(xué)出版社 .1999 （ 9） 段吉海 ，黃智偉 .基于 CPLD/FPGA 的數(shù)字通信系統(tǒng)建模與設(shè)計(jì) . 北京： 電子工業(yè)出版社 ， 2021 （ 10） 江國強(qiáng) . EDA技術(shù)與應(yīng)用 . 北京： 電子工業(yè)出版社 ， 2021 西安郵電大學(xué) 28 附錄 程序清單 插 “V”模塊 library ieee。 use 。 use 。 entity hdb3_v is port ( reset, clk, code_in: in std_logic。 code_out: out std_logic_vector(1 downto 0))。 end hdb3_v。 architecture add _v of hdb3_v is signal count0: integer range 0 to 3。 整數(shù) begin process( reset, clk, code_in) is begin if reset= 39。039。 then count0=0。 code_out=00。 0 碼 elsif ( clk= 39。139。 and clk39。event) then 檢測(cè)上升沿 if code_in=39。039。 then count0= count0+1。 if count0=3 then 4 連 0 code_out=11。 V碼 count0=0。 else code_out=00。 無 4 連 0 西安郵電大學(xué) 29 end if。 else code_out=01。 1 碼 count0=0。 end if。 end if。 end process。 end add_v。 插 “B”模塊 library ieee。 use 。 use 。 use 。 entity hdb3_b is port ( reset, clk: in std_logic。 code_in: in std_logic_vector(1 downto 0)。 輸入 code_out: out std_logic_vector(1 downto 0))。 輸出 end hdb3_b。 architecture add_b of hdb3_b is signal D1, D0: std_logic_vector(3 downto 0)。 兩組 4 位移位寄存器 signal flag_v, even: integer range 0 to 1。 兩個(gè)標(biāo)記 flag_v 和 even begin process (clk, code_in)is begin if( clk=39。139。 and clk39。event) then 檢測(cè)上升沿 西安郵電大學(xué) 30 D1 (3) = code_in (1)。 數(shù)據(jù)輸入 D0 (3) = code_in (0)。 D1 (2 downto 0) =D1 (3 downto 1)。 D0 (2 downto 0) =D0 (3 downto 1)。 end if。 end process。 process (reset, clk, D1, D0) is begin if reset=39。039。 then flag_v=0。 even=0。 elsif(clk=39。139。 and clk39。event) then 檢測(cè)上升沿 if (D1(3)=39。139。 and D0(3)=39。139。)then flag_v=1。 檢測(cè)有 V碼輸入 else flag_v=0。