【導(dǎo)讀】子電路正成為設(shè)計(jì)的趨勢(shì)。這是因?yàn)椴捎肍PGA設(shè)計(jì)電子電路不僅開(kāi)發(fā)時(shí)間短，資金投入相對(duì)少，且可將電路板級(jí)產(chǎn)品集成為芯片級(jí)產(chǎn)品。縱觀可編程邏輯器件的發(fā)展史，F(xiàn)PGA在結(jié)構(gòu)原理、集成。可或缺的強(qiáng)大動(dòng)力。數(shù)字濾波在語(yǔ)音和圖像處理、HDTV、模。式識(shí)別、譜分析等應(yīng)用中經(jīng)常用到。有一限長(zhǎng)沖激響應(yīng)濾波器，由于FIR系統(tǒng)只有一零點(diǎn)、實(shí)際中獲得廣泛應(yīng)用。本文利用FPGA的高速可編程的特點(diǎn)進(jìn)行FIR濾波器的設(shè)計(jì)來(lái)對(duì)探測(cè)信號(hào)中。的干擾加以排除。彈載毫米波探測(cè)系統(tǒng)在復(fù)雜的戰(zhàn)場(chǎng)環(huán)境中土作，經(jīng)常受到大量的干擾及噪聲的影。具有一很突出的優(yōu)點(diǎn)。例如它可以滿(mǎn)足濾波器對(duì)幅度和相位特性的嚴(yán)格要求，可以避免模。擬濾波所無(wú)法克服的電壓漂移、溫度漂移和噪聲等問(wèn)題。

　　

【正文】 Y ieee。 USE 。 use 。 USE 。 entity rom is port(table_in : in std_logic_vector(3 downto 0)。 table_out : out std_logic_vector(7 downto 0) )。 end rom。 architecture behavioral of rom is begin process(table_in) begin case table_in is when”0000”=table_out=”00000000”。 when”0001”=table_out=”00101000”。 when”0010”=table_out=”00100000”。 when”0011”=table_out=”01001000”。 when”0100”=table_out=”11001000”。 when”0101”=table_out=”11110000”。 21 when”0110”=table_out=”11101000”。 when”0111”=table_out=”00010000”。 when”1000”=table_out=”11010000”。 when”1001”=table_out=”11111000”。 when”1010”=table_out=”11110000”。 when”1011”=table_out=”00011000”。 when”1100”=table_out=”10011000”。 when”1101”=table_out=”11000000”。 when”1110”=table_out=”10111000”。 when”1111”=table_out=”11100000”。 when others=table_out=”00000000”。 end case。 end process。 end behavioral。 其模 塊 符 號(hào) 如下 圖 塊 存模 塊 鎖 存模 塊 的主要功能是 對(duì)輸 出的最后 結(jié) 果 進(jìn) 行 鎖 存。 這 是由于加法器的 輸 出很不 穩(wěn)定 ， 影 響 了最后 結(jié) 果的 輸 出 ， 所以要 將結(jié) 果 進(jìn) 行 鎖 存。 控制模 塊 其 VHDL 代 碼 如下 : LIBRARY ieee。 USE 。 use 。 22 USE 。 entity controler is port(start :in std_logic。 clk : in std_logic。 carry_clr:out std_logic。 p2s_load:out std_logic。 latch:out std_logic。 acc_clr:out std_logic。 add_sub:out std_logic )。 end controler。 architecture behavioral of controler is type state_type is (s0， s1， s2)。 signal state:state_type。 begin process(clk) variable count :integer range 0 to 7:=0。 begin if(clk’event and clk=’1’)then case state is when s0= count :=0。p2s_load=’0’。carry_clr=’1’。 acc_clr=’1’。add_sub=’0’。latch=’1’。 if(start=’1’)then state=s1。 else state=s0。 end if。 when s1=count:=0。p2s_load=’1’。carry_clr=’1’。 acc_clr=’1’。add_sub=’1’。latch=’1’。state=s2。 when s2=p2s_load=’0’。carry_clr=’0’。acc_clr=’0’。 latch=’0’。add_sub=’0’。count:=count+1。 if(count=7)then state=s1。 end if。 end case。 end if。 end process。 end behavioral。 其模 塊 符 號(hào) 如下 23 圖 存模 塊 I R 濾 波器串行方式 實(shí)現(xiàn) 的系 統(tǒng) 分析 根據(jù)前而的各模 塊 的 設(shè)計(jì)實(shí)現(xiàn) ， 生成的 FIR 串行方式的 頂層 原理 圖 I R濾 波器串行方式 實(shí)現(xiàn) 24 串行 FIR 濾 波器的 擴(kuò) 展 應(yīng) 用 串行 濾 波器的 輸 入采用 并 行 ， 而 輸 出采用串行方式 ， 而且 數(shù) 據(jù)也采用 2 進(jìn) 制 補(bǔ)碼 表示。 選 用 VIRTEXII 系列器件， 濾 波器的工作 頻 率可 達(dá) 到 100MHz 以上。 由于流水 線 造成的 輸 出 滯 后 ， 使 數(shù) 據(jù) 從輸 入到 輸 出要 經(jīng)過(guò) 22 個(gè)時(shí)鐘 的延 時(shí) ， 每 8 個(gè)時(shí)鐘 周期 產(chǎn) 生一 個(gè) 有效的 輸 出。串行 濾 波器同 并 行 濾 波器一 樣 都可以 擴(kuò) 展 ， 并 且 它們 的 擴(kuò) 展方法基本相同。在串行 濾 波器的 級(jí)聯(lián)結(jié)構(gòu) 中 ， 由于使用了相同的控制 模 塊 和移位累加器 ， 所以 兩個(gè) 模 塊 共用一個(gè) 控制模 塊 和移位累力加 器。而在串行 濾 波器的 并聯(lián)結(jié)構(gòu) 中 ， 由于 結(jié)構(gòu) 的要求只能共用一個(gè) 控制模 塊 。 小 結(jié) 串行方式 濾 波器的 輸 入是 并 行的 ， 輸 出采用的是串行方式， 數(shù) 據(jù)也是采用二 進(jìn) 制 補(bǔ)碼的形式表示。串行 數(shù) 字 濾 波器的硬件 實(shí)現(xiàn) 采用的理 論與并 行 數(shù) 字 濾 波器 的硬件 實(shí)現(xiàn) 是基本相 同的 ， 只是在 實(shí) 施上串行方式 對(duì)輸 入 數(shù) 據(jù)采用的是按位 處 理 的方法，而 并 行方式 對(duì)輸 入數(shù) 據(jù)的所有位同 時(shí)處 理的。 為 了提高系 統(tǒng) 的性 能，串行 濾 波器在 實(shí)現(xiàn)時(shí) 也采用了流水 線 技術(shù) ， 由于流水 線 造成的 輸 出 滯 后 ， 數(shù) 據(jù) 從輸 入到有效 輸 出要 經(jīng)過(guò) 18 個(gè)時(shí)鐘 周期的延 時(shí) 。同時(shí) ，由于 串行方式 進(jìn) 行的是串行位操作 ， 因此每 8 個(gè)時(shí)鐘 周期 產(chǎn) 生一 個(gè) 有效的 輸 出 ， 而 并行方式是一 個(gè) 周期 產(chǎn) 生一 個(gè) 有效 輸 出。 盡 管如此 ， 串行方式比 并 行方式在所需硬件 規(guī) 模上大大的 減 少 ， 比 較 適合于硬件 資 源有限的器件 設(shè)計(jì)當(dāng) 中。 第 5 章 總結(jié)與 展望 在 現(xiàn) 代 電 子系 統(tǒng) 中 ， FIR 數(shù) 字 濾 波器以其良好的 線 性特性 被廣泛使用 ， 屬 于 數(shù) 字信 號(hào)處 理的基本模 塊 之一。本 論 文就基于 FPGA 器件 實(shí)現(xiàn) FIR 數(shù) 字 濾 波器完成了以下 研 究 : 首先以 FIR 數(shù) 字 濾 波器的基本理 論為 依據(jù) ， 使用分布式算法 為濾 波器的硬件 實(shí)現(xiàn) 算法 ， 并對(duì) 其進(jìn) 行了 詳細(xì) 的 討論 。 針對(duì) 分布式算法中 查 找表 規(guī) 模 過(guò) 大的缺點(diǎn) ， 對(duì) 其 進(jìn) 行了 優(yōu) 化方面的 討論 ， 采用多 塊查 找表以及 線 性 FIR 濾 波器的 對(duì)稱(chēng) 性特點(diǎn)使得硬件 規(guī) 模 極 大的 減 小。 其次， 針對(duì) 基于 FPGA 硬件 實(shí)現(xiàn) 的特點(diǎn) ， 分 別 采用了 并 行和串行的 設(shè)計(jì) 方案 ， 分 別實(shí)現(xiàn) 了 8 階級(jí)聯(lián) 方式 實(shí)現(xiàn) 16 階線 性 FIR 低通 濾 波器和 8 階 FIR 低通 濾 波器 ， 兩種 方案中都采用了流水 線 技 術(shù) ， 通 過(guò)對(duì)兩種 方式性能的比 較 ， 我 們 可以看出流水 線 在硬件 設(shè)計(jì) 中的重要性的同 時(shí) ， 還 可以得出 并 行 設(shè)計(jì)運(yùn) 算速度 ，但 資 源占用多 而串行方式 資 源占用少 ， 但延 遲長(zhǎng) 。 并 行方式每 個(gè)時(shí)鐘 周期就可以完成整 個(gè)運(yùn) 算 ， 而串行方式 ， 對(duì) 于 7 位有效 輸 入 數(shù) 據(jù) 來(lái)說(shuō) ， 完成整 個(gè)運(yùn) 算需要 8 個(gè)時(shí)鐘 周期。因此 ， 可以看出 ， 在具體的 設(shè)計(jì)當(dāng) 中要根據(jù)系 統(tǒng)資源和具體 設(shè)計(jì) 要求 兩 方面 來(lái) 具體的考 慮 。 本文作 為對(duì) 硬件的方式 設(shè)計(jì) FIR 數(shù) 字 濾 波 器 給 出了比 較 通用的 設(shè)計(jì) 方法 ， 通 過(guò) 修改LUT，我 們 可以很容易的 實(shí)現(xiàn) 高通 ， 帶 通等 FIR 數(shù) 字 濾 波器 。對(duì) 于 設(shè)計(jì) 中 碰 到的 問(wèn)題 ， 如如何 對(duì)數(shù) 據(jù) 進(jìn) 行 量化 處 理 ， 如何防止中 間計(jì) 算 數(shù) 據(jù)的溢出等 問(wèn)題 ， 本文也 給 出了相 應(yīng) 的解 決方法。 25 本人 認(rèn)真進(jìn) 行了 課題 的 研 究 并 完成了本 論 文 ， 由于本人 水平有限， 論 文中可 能仍有 錯(cuò)誤 和不足之 處 ， 敬 請(qǐng) 老 師們 批 評(píng) 指正。 參考文獻(xiàn) 華 ，汪 凱 仁 .數(shù) 字信 號(hào)處 理【 M】 .上海 :復(fù) 旦大 學(xué) 出版社， 1992 ， 數(shù) 字信 號(hào)處 理 (第二版 )【 M】 .西安 :西安 電 子科技大 學(xué) 出版社， 2021 ， 陳 美金 .VHDL程序 設(shè)計(jì) 【 M】 .北京 :清華 大 學(xué) 出版社， 2021 .EDA工程 概論 【 M】 .北京 :清華 大 學(xué) 出版社， 2021 ， 羅 豐， 吳 順軍 . CPLD技 術(shù) 及其 應(yīng) 用【 M】 .西安 :西安 電 子科技大 學(xué) 出版社， 1999 東 等 編 著 .VHDL語(yǔ) 一言程序 設(shè)計(jì) 及 應(yīng) 用 .北京 :北京 郵電 大 學(xué) 出版社， ， 楊 爾 濱 ， 趙 玲 編 著 .信 號(hào)處 理原理 與應(yīng) 用， 北京 :清華 大 學(xué) 出版社， 2021 繼 昌，李香萍，滕建 輔 ，基于位串行分布式算法和 FPGA 實(shí)現(xiàn) FIR 電 路的 研 究， 電 子 測(cè) 量 與儀器 學(xué)報(bào) ， ， 顧 新 編 著 .VHDL 硬件描述 語(yǔ) 言 與數(shù) 字 邏輯電 路 設(shè)計(jì) .西安 :西安 電 子科技大 學(xué) 出版社，2021 軍 ，徐光 暉編 著 .CPLD/FPGA 的 開(kāi)發(fā)與 應(yīng) 用 .北京 :電 子工 業(yè) 出版社， 26 ABSTRACT With the development of the technology ， the design of the electronic circuit is getting rid of traditional pattern， while using FPGA to design electronic circuit is being the trend of design. Because using FPGA to design electronic circuit have the advantage of short time and relative less fund， and can make product as electronic circuit to product as CMOS the person who knows the history of the Programmable Logic Device， FPGAprovide the strong power in the field of the modem electronic circuit design instructure， the scale of the integration ， and the design the Digital signal processing， filter is very important. It is useful of Digital filter in voice processing ， image processing ， HDTV ， Pattern Recognitionand spectrum is widely used of Finite Impulse Response (FIR) filter， because it has theadvantage of only zeros ， system stable ， linearity phase ， to implement FFT fast ， quick operation and so on. In this paper， FPGA is used to design FIR filter in the purpose of filtering the noise of the echo because of the advantage of FPGA in programmable fast.