【正文】 DL)對設(shè)計進(jìn) 行描述。 還 具有一在 線 路中可重 復(fù)編 程的特性。全新的 FPGA 系列正在越 來 越多的替 代 ASIC(Application –Specific Integrated Circuit)和 PDSP（ Programmable Digital signal processors）用作前端 數(shù)字信 號處 理的 運(yùn) 算。例如 它 可以 滿 足 濾 波器 對 幅度和相位特性的 嚴(yán) 格要求 ， 可以避免模擬濾 波所無法克服的 電壓 漂移、 溫 度漂移和噪 聲 等 問題 。 彈載 毫米波探 測 系 統(tǒng) 在 復(fù)雜 的 戰(zhàn)場 環(huán) 境中土作 ， 經(jīng) 常受到大量的干 擾 及噪 聲 的影響 ， 為 了 對 探 測 器的回波 進(jìn) 行有效的 濾 除 ， 利用 FPGA 的高速可 編 程的特點 對 探 測 信 號 中的干 擾 加以排除。數(shù)字濾波在語 音和圖像處理、 HDTV、模式識別、譜分析等應(yīng)用中經(jīng)常用到。 畢 業(yè) 設(shè) 計（ 論 文 ） 題 目： FIR 濾波器的 FPGA 實現(xiàn) 專 業(yè)： 班 級： 姓 名： 學(xué) 號： 指導(dǎo)教師： 日 期： 2021528 目 錄 第 1 章 緒論 .................................................................... 1 1. 1 背景和 選題 依 據(jù) ......................................................... 1 國內(nèi) 外 研 究 現(xiàn)狀 和 發(fā) 展 動態(tài) ................................................ 2 論 文 研 究的目的和主要 內(nèi) 容 ................................................ 2 第 2 章 FIR 的原理及技 術(shù) ...................................................... 3 FIR 濾 波器的特點 ........................................................ 3 FIR 濾 波器的基 礎(chǔ) ........................................................ 3 濾 波器的基本 結(jié)構(gòu) ................................................. 4 濾 波器的 設(shè)計 ..................................................... 5 第 3 章 EDA 技 術(shù) 和可 編 程 邏輯 器件 ................................................ 6 電 子 設(shè)計 自 動 化 EDA 技 術(shù) .................................................. 6 可 編 程 邏輯 器件 簡 介 .................................................. 8 使用 FPGA 器件 進(jìn) 行 開發(fā) 的 優(yōu) 點 ......................................... 8 設(shè)計 的 開發(fā) 流程 .................................................. 9 硬件描述 語 言 VHDL 及 數(shù) 字系 統(tǒng)設(shè)計 方法 .................................... 10 硬件描述 語 言 VHDL 簡 介 .............................................. 10 利用硬件描述 語 言 VHDL 設(shè)計數(shù) 字系 統(tǒng) .................................. 10 第 4 章 基于 FPGA 的 FIR 濾 波器硬件 實現(xiàn) ......................................... 11 器件介 紹 和系 統(tǒng)開發(fā)環(huán) 境 ................................................. 11 Ⅱ系列 結(jié)構(gòu) 和特點 ............................................. 11 開發(fā) 工具 簡 介 ....................................................... 14 4. 2 并 行 FIR 數(shù) 字 濾 波器 簡 介 ................................................ 15 并 行 結(jié)構(gòu) 的改 進(jìn) ..................................................... 15 模 塊 的 劃 分 ......................................................... 16 4. 3 串行 FIR 數(shù) 字 濾 波器的硬件 實現(xiàn) .......................................... 17 設(shè)計 思想 與實現(xiàn) ..................................................... 17 各模 塊 具體功能的 設(shè)計實現(xiàn) ........................................... 17 I R 濾 波器串行方式 實現(xiàn) 的系 統(tǒng) 分析 .................................. 23 串行 FIR 濾 波器的 擴(kuò) 展 應(yīng) 用 ........................................... 24 小 結(jié) ............................................................... 24 第 5 章 總結(jié)與 展望 ............................................................. 24 參考文獻(xiàn) ..................................................................... 25 英文翻譯 ..................................................................... 26 1 FIR 數(shù)字濾波器的 FPGA 實現(xiàn) 【摘要】 :隨著科技的發(fā)展，電子電路的設(shè)計正逐漸擺脫傳統(tǒng)的設(shè)計模式，而采用 FPGA 來設(shè)計電子電路正成為設(shè)計的趨勢。在數(shù)字處理中，濾波占有重要的地位。 【關(guān)鍵詞】 :FIR FPGA VHDL 第 1 章 緒論 1. 1 背景和 選題 依據(jù) 本 課題 的 研 究背景是 針對總 裝各部某重點 預(yù)研課題 的探 測 器信 號處 理的需 要而 開 展的工作 。 與 模 擬濾 波相比， 數(shù) 字 濾 波具有一很突出的 優(yōu) 點。 FPGA（ Field program Gate Array）是可 編 程 邏輯 器件中一 種 比 較復(fù)雜 的形式， 它 正 處于革命性 數(shù) 字信 號處 理的前沿。而目‘ 吞 吐量更高、能更好 的防止未授 權(quán)復(fù) 制、元器件和 開發(fā) 成本 的 進(jìn)一步降低 ， 開發(fā)時間 也大大 縮 短。正如我 們現(xiàn) 在所看到的， 隨 著 FPGA 在 數(shù) 字 2 信 號處 理中的大 規(guī) 模 應(yīng) 用 ， 正在日 漸 深入地影 響 我 們 的生 產(chǎn) 和生活 ， 也必 將 在 這領(lǐng) 域引起深刻的 變 革。 國內(nèi) 外 研 究 現(xiàn)狀 和 發(fā) 展 動態(tài) 在 現(xiàn) 代信 號處 理和 電 子 應(yīng) 用技 術(shù)領(lǐng) 域， 濾 波器作 為 一 種 必不 可少的 組 成部分 處 在了一個 十分重要的位置 ， 并 日益 顯 示出其巨大的 應(yīng) 用價 值 。 如今 FIR 濾 波器的硬件 設(shè)計 有多 種實現(xiàn) 方法。第三 種 是采用市 場 上通用的 FIR 濾 波器集成 電 路 ， 但由于他 的通用性，很 難滿 足 設(shè)計 者 獨(dú) 特的要求。 這 一切 極 大地 改 變 了 傳統(tǒng) 的 數(shù) 字硬件 電 路系 統(tǒng)設(shè)計 方法、 設(shè)計過 程、乃至 設(shè)計觀 念。 并 根據(jù)此目的 進(jìn) 行 進(jìn) 一步的 研 究及拓展。 第 3 章介 紹 EDA 技 術(shù) 和可 編 程 邏輯 器件 的 聯(lián) 系 ； 第 4 章 FIR 濾 波器 用硬件 FPGA 實現(xiàn) 的 簡 要流程 ； 第 5 章對全文進(jìn)行了總結(jié)并指出本設(shè)計的發(fā)展方向； 第 2 章 FIR 的原理及技 術(shù) FIR 濾 波器的特點 數(shù) 字 濾 波器通常分 為 有限脈沖 響應(yīng) （ FIR）和無 線 脈沖 響應(yīng) （ IIR） 兩 大 類 。 （ 2）此系 統(tǒng) 的 輸 出延 時時間長 。 DF的因果離散系 統(tǒng) 函 數(shù) 可表示成 。 FIR 濾 波器的基本 結(jié)構(gòu) FIR 濾 波器的 構(gòu) 成形式主要有直接型、 級聯(lián) 型、 線 性相位 FIR 濾 波器的 結(jié)構(gòu) 等。 線 性相位表示一 個 系 統(tǒng) 的相 頻 特性 與頻 率成正比 ， 由于不同 頻 率 傳輸 速度都一 樣 ， 所以信 號 通 過它產(chǎn) 生的 時間 延 遲 等于常 數(shù) K 所以不出 現(xiàn) 相位失 真 ， 對 一 個數(shù) 字系 統(tǒng)來說 ， 即 假 設(shè) 一 個 離散 時間 系 統(tǒng) 的幅 頻 特性等于 1， 則當(dāng) 信 號 x（ n） 通 過該 系 統(tǒng) 后 ， 其 輸 出 y（ n） 的 頻 率特性 所以 Y（ n） = x(nk) ， 這樣輸 出 y（ n） 等于 輸 入 時間 上的唯一 ， 達(dá) 到無失 真輸 出目的。窗函 數(shù) 法 設(shè)計 的初衷是使 設(shè)計 的 濾 波器 頻 率特性 H( ) 頻 域 均方 誤 差最小意 義 下進(jìn) 行逼近 ， 即 窗函 數(shù) 法就是被 稱為 窗函 數(shù) 的有限加 權(quán) 序列 來 修正 則 所需 h(n) 表示 為 ： h(n)= 當(dāng) nN1 及 n0 時 是有限序 以沖激 響應(yīng)對稱 H(n)=h(N1n)(n=0，1， 2， …N1)時 低通 濾 波器 說 明。 （ 3）主瓣 寬 度要窄，以 獲 得 較 陡的 過 度 帶 。其次，不能同 時標(biāo) 定 紋 波因子（ ）和（ ）：在窗函 數(shù)設(shè)計 法上只能 設(shè) 定 。 第 3 章 EDA 技 術(shù) 和可 編 程 邏輯 器件 電 子 設(shè)計 自 動 化 EDA 技 術(shù) EDA 意思 為電 子 設(shè)計 自 動 化 ， 即利用 計 算機(jī)自 動 完成 電 子系 統(tǒng) 的 設(shè)計 。 這個階 段在集成 電 路 與電 子系 統(tǒng) 方法 學(xué) ， 以及 設(shè)計 工具集成方面 獲 得 眾 多成果 ， 與 CAD 相比，除了 純 粹的 圖 像 繪 制功能外 ， 又增加了 電 路功能 設(shè)計 和 結(jié)構(gòu)設(shè)計 ， 并 且通 過電氣連 接 網(wǎng)絡(luò) 表 將兩 者 結(jié) 合在一起 ， 實現(xiàn) 工程 設(shè)計 。 對 于以上的不足 開 始追求貫 穿 真?zhèn)€設(shè)計 的自 動 化。前 兩種 ASIC 的 設(shè)計 和制造都 離不開 器件生 產(chǎn)廠 家 ， 用 戶 主 動 性差。 可 編 程 陣 列 邏輯 器件 PAL 和通用 陣 列 邏輯 器件 GAL 都 屬 于 簡單 PLD， 結(jié)構(gòu)簡單 ， 設(shè)計靈 活 ， 對開發(fā)軟 件要求低 ， 但 規(guī) 模小 ， 難 以 實現(xiàn)復(fù)雜 的 邏輯 功能。 使用 FPGA 器件 進(jìn) 行 開發(fā) 的 優(yōu) 點 使用 FPGA 器件 設(shè)計數(shù) 字 電 路 ， 不 僅 可以 簡 化 設(shè)計過 程 ， 而且可以降低整 個 系 統(tǒng) 的體積 和成本 ， 增加 系 統(tǒng) 的可靠性。 提高可靠性 減 少芯片和印刷板 數(shù) 目 ， 不 僅 能 縮 小系 統(tǒng)規(guī) 模 ， 而且 它還極 大的提高了 系 統(tǒng) 的可靠性。 工作速度快 FPGA/CPLD 器件的工作速度快，一般 可以 達(dá) 到幾百兆赫 茲 ， 遠(yuǎn)遠(yuǎn) 大于