【導讀】FPGA的結合是現(xiàn)代通信系統(tǒng)發(fā)展的一個必然趨勢。QPSK數(shù)字調(diào)制技術，具有頻譜利用率高、頻譜特性好、抗干擾性能強、傳輸速率快等突出特點，調(diào)制解調(diào)仍在進一步研究發(fā)展中。其次對QPSK的調(diào)制和解調(diào)設計展開討論。原理分別畫出QPSK調(diào)制、解調(diào)的實現(xiàn)框圖。設計中設定每個比特對應特定。的載波，并以載波作為比較，實現(xiàn)最后的對應的輸出結果。環(huán)境下對模塊邏輯、時序進行仿真調(diào)試的仿真結果表明了該設計的正確性，并綜合得出RTL的結構圖。

　　

【正文】 和 b信號，則 ab信號構成兩位并行信號yy。 時鐘信號進入八分頻計數(shù)器 q進行分頻得到 4種不同相位的載波。載波相位為 00、 900、 1800、 2700的 4種載波 如表 51所示 。 表 51 調(diào)制信號說明 信號 yy 載波相位 載波波形 載波 符號 “ 00” 00 f(3) “ 01” 900 f(2) “ 10” 1800 f(1) “11” 2700 f(0) 四選一開關根據(jù)信號 yy值，選擇載波對應相位進行輸出，可得到已調(diào)信號 y。如表 51所示，當 yy值為“ 0”，選擇輸出對應的載波 f3；當 yy值為“ 1”，選擇輸出對應的載波 f2；當 yy值為“ 2”，選擇輸出 3對應的載波 f1；當 yy值為“ 3”，選擇輸出對應的載波 f0。 即最終選擇輸出的載波波形就構成調(diào)制信號 y。 調(diào)制電路 的 VHDL程序 見附錄 ，可以生成 圖 54所示的模塊。其 仿真結 如圖 52所示， RTL圖如圖 53所示。 圖 52 調(diào)制仿真圖 河南科技大學本科畢業(yè)設計（論文） 26 圖 53 調(diào)制 RTL圖 圖 54 調(diào)制 模塊 167。 QPSK 解調(diào)電路 FPGA 實現(xiàn)及仿真 根據(jù)解調(diào)原理， QPSK解調(diào)電路的 VHDL模型如圖 55所示 。 當調(diào)制 信號為低電平時 , 譯碼器 1 根據(jù)記數(shù)器輸出值 , 送入加法器相應的數(shù)據(jù)。加法器把運算結果送到寄存器 , 譯碼器 2 根據(jù)寄存器數(shù)據(jù) 進行 譯碼 , 并 輸出兩位并行信號 ,該信號再通過并 /串轉換即可得到解調(diào)后的基帶信號 。 其中，譯碼器 1的作用是 將一個信號周期分成 4份， 并以 0、 0、 0、 0的 高電平權值 和 3的 低電平權值 送入加法器進行累加計算。這樣，四種載波信號就會具有四種不同的計算結果，可用寄存器 yy進行存儲。 譯碼器 2根據(jù) 寄存器 yy中的 數(shù)據(jù)通過譯碼，輸出 2位并行信號 yyy。中間信號 yy與 yyy的關系為： 5對應“ 00”； 3對應“ 01”； 2對應“ 10”； 4對應“ 11”。 如表 52所示 。 河南科技大學本科畢業(yè)設計（論文） 27 C L Ks t a r t調(diào) 制 信號譯 碼 1 加 法 器 譯 碼 2并 / 串轉 換計 數(shù) 器基 帶 信號F P G A 圖 55 QPSK解調(diào)電路框圖 表 52 解調(diào)信號說明 載波波形 載波相位 加法器 xx 中間信號 yy 譯碼結果 yyy 00 0+0+2+3=5 “ 101” “ 00” 900 0+1+2+0=3 “ 011” “ 01” 1800 1+1+0+0=2 “ 010” “ 10” 2700 1+0+0+3=4 “ 100” “ 11” 并行信號 yyy進行并 /串轉換后得到 解調(diào)后的輸出 值。最終實現(xiàn)了相位為00的載波，對應輸出 y值為“ 00”；相位為 900的載波，對應輸出 y值為“ 01”；相位為 1800的載波，對應輸出 y值為“ 10”；相位為 2700的載波，對應輸出 y值為“ 11”。 解調(diào) 電路 的 VHDL程序 見附錄，可以生成圖 58所示的模塊。其 仿真結果如圖 56所示， RTL圖如圖 57所示。 河南科技大學本科畢業(yè)設計（論文） 28 圖 56 解調(diào)仿真圖 圖 57 解調(diào) RTL 圖 圖 58 解調(diào)模塊河南科技大學本科畢業(yè)設計（論文） 29 結 論 多進制數(shù)字調(diào)制技術與 FPGA 的結合使得通信系統(tǒng)的性能得到了迅速的提高。本文基于 FPGA 實現(xiàn)了 QPSK 調(diào)制解調(diào)電路，該設計對其它類型的調(diào)制解調(diào)電路也有一定的參考作用。本文首先從理論上構建了 QPSK 的 FPGA實現(xiàn)的方案，然后再用 VHDL 對 QPSK 的調(diào)制解調(diào)模塊進行設計，設計中為每個比特設 定 對應的載波，并用 max+pul 進行仿真進行。 文中基于 FPGA 方式實現(xiàn)了 QPSK 數(shù)字調(diào)制解調(diào) 電路的設計，它比傳統(tǒng)的模擬調(diào)制方式有著顯著的優(yōu)越性，通信鏈路中的任何不足均可以借助于軟件根除，不僅可以實現(xiàn)信息加密，而且還可以通過相應的誤差校準技術，使接收到數(shù)據(jù)準確性更高。此外，本文采用了相位選擇法進行 QPSK 解調(diào)設計，與常用的調(diào)相解調(diào)法相比，設計更簡單，更適合于 FPGA 實現(xiàn)，系統(tǒng)的可靠性也更高。 本文有許多工作尚未完善，至少在以下方面要深入： 1． 對于系統(tǒng)的實現(xiàn)只有原理的仿真，沒有實現(xiàn)下載到芯片進行調(diào)試，僅提供了實驗測試平臺的搭建方法。 2． 可以充分的利用 FPGA 的優(yōu)勢，發(fā)展成集成的調(diào)制解調(diào)器同時在一個 系統(tǒng)內(nèi)部實現(xiàn)多種調(diào)制解調(diào)方式，可以動態(tài)的加載多種工作模式，這是現(xiàn)代通信的發(fā)展方向。目前各種通信系統(tǒng)和測試儀器的全數(shù)字化和硬件電路軟件化是一種趨勢，用 FPGA 技術 實現(xiàn)的調(diào)制解調(diào)單元和和其他相關功能單元可方便設置各種有關參數(shù)， 用范圍更廣。而隨著更高性能的 FPGA 芯片的不斷推出和普及以及軟件算法效率的提高，采用 FPGA 技術實現(xiàn)多種方式的調(diào)制解調(diào)己成為可能。 河南科技大學本科畢業(yè)設計論文 30 參考文獻 [1] John Gproakis． 數(shù)字通信 (第四版 ) ． 北京：電子工業(yè)出版社 ,2021 [2] 樊昌信，張甫翊，徐炳祥，吳成柯． 通信原理 (第五版 ) ． 北京 ：國防工業(yè)出版社 ， 2021 [3] Wdliam H， Tranter,K． Sam Shanmugan． 通信系統(tǒng)仿真原理與無線應用．北京：機械工業(yè) ， 2021 [4] 任曉東，文博． CPLD/FPGA 高級應用開發(fā)指南 北京：電子工業(yè)出版社 ，2021 [5] 王旭東，潘廣幀 ． Matlab 及其在 FPGA 中的應用 ． 北京：國防工業(yè)出版社， 2021 [6] 繆日坤 ． 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signal yy:std_logic_vector(1 downto 0)。 2 位并行碼寄存器 signal f:std_logic_vector(3 downto 0)。 載波 f begin process(clk) 通過對 clk 分頻 , 得到 4 種相位 。并完成 基帶信號的串并轉換 begin if clk39。 event and clk=39。 139。 then if start=39。 039。 then q=0。 elsif q=0 then q=1。f(3)=39。 139。 。 f(1)=39。 039。 。 xx(1)=x。yy=xx。 elsif q=2 then q=3。f(2)=39。 039。 。 f(0)=39。 139。 。 elsif q=4 then q=5。f(3)=39。 039。 。 f(1)=39。 139。 。 xx(0)=x。 elsif q=6 then q=7。f(2)=39。 139。 。 f(0)=39。 039。 。 else q=q+1。 end if。 河南科技大學本科畢業(yè)設計論文 34 end if。 end process。 y=f(0) when yy=11 else f(1) when yy=10 else f(2) when yy=01 else f(3)。 根據(jù) yy 寄存器數(shù)據(jù) , 輸出對應的載波 end behav。 解調(diào)程序 ： LIBRARY IEEE。 USE 。 USE 。 USE 。 entity demodulation is port(clk :in std_logic。 系統(tǒng)時鐘 start :in std_logic。 同步信號 x :in std_logic。 調(diào)制信號 y :out std_logic)。 基帶信號 end demodulation。 architecture behav of demodulation is signal q:integer range 0 to 7。 計數(shù)器 signal xx:std_logic_vector(2 downto 0)。 加法器 signal yyy:std_logic_vector(1 down