【導(dǎo)讀】與測試等國防、科研和工業(yè)領(lǐng)域。而隨著社會的不斷進步和科研的不斷深入，對。信號發(fā)生器的波形可編程性、波形的精度與穩(wěn)定性等性能提出了更高的要求。點而脫穎而出，具有極大的應(yīng)用價值和廣泛的應(yīng)用前景。該信號發(fā)生器主要由TMS320C5410和TLC320AD50C兩大部分組成。波形數(shù)據(jù)，通過TLC320AD50C的插值濾波等措施產(chǎn)生模擬波行輸出。該信號發(fā)生器的硬件設(shè)計中TMS3205410和TLC320AD50C的連接采用SPI協(xié)議，編程的語言主要采用執(zhí)行效率高的匯編語言，同時C和匯編語言混。合使用的方式靈活的編寫程序。產(chǎn)生，并成功的實現(xiàn)了其波形的幅度和頻率可調(diào)性。

　　

【正文】 （ 1）中斷標(biāo)志寄存器（ IFR） 它可以識別和清除有效的中斷。當(dāng)一個中斷出現(xiàn)時， IFR 中的相應(yīng)中斷標(biāo)志位置 1，直到 CPU識別該中斷為止。 以下 4 種情況都會將中斷標(biāo)志清除： 1） DSP 復(fù)位； 2） 中斷得到處理； 3） 將 1寫 到 IFR 的是適當(dāng)位，相應(yīng)的尚未處理完的中斷被清除； 4） 利用合適的中斷號執(zhí)行 INTR 指令。 15 14 RESVD 13 DMAC5 12 DMAC4 11 BXINT1 OR DMAC3 10 BRINT1 OR DMAC2 9 HPINT 8 INT3 7 BXINT2 0R DMAC1 6 BRINT OR DMAC0 5 BXINT0 4 BRINT0 3 TINT 2 INT2 1 INT1 0 INT0 IMR/IFR 的結(jié)構(gòu) （ 2）中斷屏蔽寄存器（ IMR） 主要用來屏蔽外部好內(nèi)部中斷。如果 ST1 中的 INTM=0， IMR 中的某位位 1，就能使能相應(yīng)的中斷。 中斷操作流程 中斷有屏蔽和非屏蔽之分，相應(yīng)的操作流程也有區(qū)別。 （ 1） 如果和是個可屏蔽中斷請求，其操作流程如下： 1) 設(shè)置 IFR 寄存器相應(yīng)的標(biāo)志位； 2) 測試應(yīng)答條件（ INTM=0 且 IMR=1），如果條件為真，則應(yīng)答中斷，否則繼續(xù)主程序； 3) 當(dāng)中斷被應(yīng)答， IFR相應(yīng)的標(biāo)志位被清除，并且 INTM 位被置 1； 重慶大學(xué)本科學(xué)生畢業(yè)設(shè)計 （論文） 基于 DSP 的信號發(fā)生器的設(shè)計 13 4) PC 值保存到堆棧中； 5) 轉(zhuǎn)到執(zhí)行 ISR； 6) ISR 由返回指令結(jié)束，該指令將返回的值從堆棧彈出給 PC。 7) CPU 繼續(xù)執(zhí)行主程序； （ 2） 如果和是個非屏蔽中斷請求，其操 作流程如下： 1） CPU 立即應(yīng)答中斷，產(chǎn)生一個 /IACK 信號； 2） 如果中斷是由 /RS、 /NMI 或 /INTR 指令請求的，則 INTM 位被置 1 3） 如果 INTR 指令已經(jīng)請求了一個可屏蔽中斷，那么相應(yīng)的標(biāo)志位被清除為0； 4） PC 值保存到堆棧中； 5） CPU 執(zhí)行 ISR。 6） ISR 由返回指令結(jié)束，該指令將返回的值從堆棧彈出給 PC。 7） CPU 繼續(xù)執(zhí)行主程序 重慶大學(xué)本科學(xué)生畢業(yè)設(shè)計 （論文） 參考文獻 14 多通道緩沖串口 概述 在 TI的 DSP 中，串行口是一個非常重要的片上外設(shè)，它能夠高速地與外部設(shè)備進行數(shù)據(jù)交換。 TMS32054X DSP 隨著器件不同，有多種接口， 都能與 TLC320AD50C直接接口。 MCBSP 特性： ? 全雙工通信。 ? 雙緩沖的發(fā)送和三緩沖的接收數(shù)據(jù)存儲器，允許連續(xù)的數(shù)據(jù)流。 重慶大學(xué)本科學(xué)生畢業(yè)設(shè)計 （論文） 參考文獻 15 ? 獨立的接收與發(fā)送的幀和時鐘信號。 ? 可以直接與工業(yè)標(biāo)準(zhǔn)的編碼器、模擬接口芯片。其他串行 D/A、 A/D 器件連接并通信。 ? 具有外部移位時鐘發(fā)生器和內(nèi)部頻率可編程移位時鐘。 ? 多大 128 個發(fā)送和接收通道。 ? 數(shù)據(jù)的大小范圍選擇包括 1 1 2 32 位字長。 ? 利用 m律或 a律的壓縮擴展通信。 ? 可選的高位或地位先發(fā)送的 8位數(shù)據(jù)發(fā)送。 ? 幀同步和時鐘信號的極性可編程。 ? 可編程的內(nèi)部時鐘和 幀發(fā)生器。 McBSP 串口由數(shù)據(jù)通道和控制通道組成，它通過 7 個管腳與外部設(shè)備相連，數(shù)據(jù)發(fā)送通過 DX，數(shù)據(jù)接收通過 DR，串行口的控制信息從 CLKX、 CLKR、 FSX 和 FSR獲得。 CLKS 為外部時鐘源。 CPU 和 DMA 控制器通過內(nèi)部外設(shè)總線對 McBSP 進行訪問，從數(shù)據(jù)接收寄存器 DRR[1， 2]中讀取數(shù)據(jù)，往數(shù)據(jù)發(fā)送寄存器 DXR[1， 2]寫數(shù)據(jù)，數(shù)據(jù)從 DR 引腳進入 DSP，首先存放在接收移位寄存器 RSR[1， 2]中，當(dāng)一個完整的字接收完畢后，結(jié)果被復(fù)制到接收緩沖寄存器 RBR[1， 2]，最后再由 RBR[1，2]復(fù)制到 DRR[1， 2]中，供 CPU 或 DMA 控制器訪問。寫操作與讀取相仿，從結(jié)構(gòu)上來看，發(fā)送和接收部分是相對獨立的，所以可以實現(xiàn)全雙工通信。 McBSP 的控制設(shè)置通過一對寄存器讀寫來完成，這些控制寄存器控制的工作模式或指示串口的狀態(tài)信息。訪問某個指定的寄存器時，首先要將相應(yīng)的控制寄存器的子地址寫入子地址控制器 SPSA， SPSA 驅(qū)動復(fù)接器，使之與數(shù)據(jù)控制寄存器 SPSD 相連。接入相應(yīng)子地址寄存器所在的實際物理存儲位置，當(dāng)向 SPSD 寫入數(shù)據(jù)時，數(shù)據(jù)送入前面子地址寄存器所指定的內(nèi)嵌數(shù)據(jù)存儲器，當(dāng)從 SPSD 讀取數(shù)時，也接入所制定 的內(nèi)嵌數(shù)據(jù)存儲器。 數(shù)據(jù)發(fā)送和接收流程 （ 1）復(fù)位串行口 Mcbsp 串行接口有兩種復(fù)位方式： 1） 芯片復(fù)位 RS =0 引發(fā)的串行口發(fā)送器、接收器、采樣率發(fā)生器復(fù)位。 2） 串行口的發(fā)送接收器可以利用串口控制寄存器中的 XRST RRST和 位分別控制，而采樣率發(fā)生器則由 GRST 來控制 復(fù)位完成后，就可以進行串行接口的初始化，其初始化的步驟如下： 1） 設(shè)定串行接口控制寄存器中的 0XR ST RR ST FR ST???，如果剛剛復(fù)位這個步驟可以省略。 2） 按要求編程配置特定的 mcbsp 的寄存器。 重慶大學(xué)本科學(xué)生畢業(yè)設(shè)計 （論文） 參考文獻 16 3） 等待 2個時鐘周期，以保證適當(dāng)?shù)膬?nèi)部同步。 4） 按照寫 DXR 的要求，給出數(shù)據(jù)。 5） 設(shè)置 1XRST RRST??，以使能串行接口。 6） 如果要求內(nèi)部幀同步信號，設(shè)置 1FRST? 。 7） 等待兩個時鐘周期后，激活發(fā)送和接收器的復(fù)位。 （ 2）確定準(zhǔn)備狀態(tài) RRDY 和 XRDY 分別表示 mcbsp 接收器和發(fā)送器的準(zhǔn)備狀態(tài)。串行接口讀和寫可以通過查詢他們 來實現(xiàn)同步，也可以使用 DMA 事件或 CPU中斷來實現(xiàn)同步。 1） 接收準(zhǔn)備狀態(tài)： REVT、 RINT、 RRDY。（由于本文只涉及發(fā)送，所以在此就不再細(xì)說接收） 2） 發(fā)送準(zhǔn)備狀態(tài)： XEVT、 XINT、 XRDY。 XRDY=1 表示 DXR[1,2]中的數(shù)據(jù)已經(jīng)復(fù)制到 XSR[1,2],并且 DXR[1,2]已經(jīng)準(zhǔn)備好加在新的數(shù)據(jù)字。當(dāng)發(fā)送器從復(fù)位狀態(tài)向非復(fù)位狀態(tài)轉(zhuǎn)換時， XDRY 也從 0 變?yōu)?，表示 DXR[1,2]已經(jīng)準(zhǔn)備好加載新數(shù)據(jù)。一旦新數(shù)據(jù)被 CPU 或 DMA 加載， XDRY就被清零。然而，一旦數(shù)據(jù)從 DXR[1,2]復(fù)制到 XSR[1,2],XRDY 就再次從 0變?yōu)?1.此時， CPU或 DMA 可以向 DXR[1,2]寫數(shù)據(jù)，即使 XSR[1,2]還沒有被移出。 （ 3） CPU 中斷（ RINT 和 XINT） 接收中斷和發(fā)送中斷信號可以將串行接口的狀態(tài)變化發(fā)送給 CPU?？梢酝ㄟ^ 4中方式配置這些中斷。 1） ? ?/R X INTM =00。通過查詢 SPCR[1,2]的 ? ?/R X RDY 位，每個串行字會產(chǎn)生一個中斷。 2） ? ?/R X INTM =01。在一個幀中，每次 通過 16個通道邊界后產(chǎn)生一個中斷。 3） ? ?/R X INTM =10。檢測到幀同步脈沖后產(chǎn)生中斷。 4) ? ?/R X INTM =11。當(dāng)出現(xiàn)幀同步脈沖錯誤時，會產(chǎn)生一個中斷。 （ 4）幀和時鐘配置 串行時鐘 CLKR 和 CLKX 分別定義了接收和發(fā)送的位邊界。同樣，幀同步信號FSR 和 FSX定義了一個串行字的開始。 可以通過設(shè)置 mcbsp 的相關(guān)寄存器對以下參數(shù)進行設(shè)置： ? FSR、 FSX、 CLKR、 CLKX 的極性。 ? 單或雙幀的選擇 ? 對于每一相，可配置每幀 的字?jǐn)?shù)。 ? 對于每一相，可以配置每個字的位數(shù)。 ? 后續(xù)的幀同步可以重新啟動串行數(shù)據(jù)流，也可以被忽略。 ? 從幀同步到第一個數(shù)據(jù)位之間的數(shù)據(jù)位延遲，延遲的位數(shù)可以為 0、 2。 重慶大學(xué)本科學(xué)生畢業(yè)設(shè)計 （論文） 參考文獻 17 ? 對接收數(shù)據(jù)采用右對齊或左對齊，進行符號為擴展或者填 0。當(dāng) FSR 和 FSX 為輸入時， mcbsp 分別在內(nèi)部 CLKR 和內(nèi)部 CLKX 的下降沿分別檢測 FSR 和 FSX。 可編程的時鐘和幀 Mcbsp 有多種為接收器和發(fā)送器選擇時鐘和幀的模式。時鐘和幀可以通過采樣率發(fā)生器送到接收器和發(fā)送器，接收器和發(fā)送器也可以獨立的選擇外部時鐘模式。 （ 1） 采樣率發(fā)生器 的時鐘和幀 采樣率發(fā)生器由 3級時鐘除法器組成，允許對時鐘（ CLKG）和幀（ FSG）編程設(shè)置， CLKG 和 FSG 是 mcbsp 的內(nèi)部信號，可以通過編程用來驅(qū)動接收或發(fā)送時鐘（ CLR/X）和幀 (FSR/X)。 采樣率發(fā)生器可以通過編程由內(nèi)部時鐘或外部時鐘驅(qū)動。采樣率發(fā)生器電路 3級計算如下： 1） 時鐘除法（ CLKGDV）：每個數(shù)據(jù)位時鐘輸入的時鐘數(shù)。 2） 幀周期除法（ FPER）：數(shù)據(jù)位時鐘的幀周期。 3） 幀寬度減計數(shù)（ FWID）：數(shù)據(jù)位時鐘有效幀脈沖的寬度。 （ 2） 數(shù)據(jù)位時鐘的產(chǎn)生 當(dāng)接收 /發(fā)送時鐘模式設(shè)置為 1（ CLK[R/X]M=1）時，數(shù)據(jù)時鐘（ CLK[R/X]）由內(nèi)部采樣率發(fā)生器輸出時鐘（ CLKG）驅(qū)動，用戶可以分別為發(fā)送器和接收器選擇各種數(shù)據(jù)位時鐘，這些選項如下： ? 采樣率發(fā)生器的輸入時鐘可以是 CPU 時鐘或者專門的外部時鐘輸入（ CLKS）。 ? 采樣率發(fā)生器的輸入時鐘可以通過編程進行除法運算驅(qū)動 CLKG 信號。 （ 3） 幀同步信號的產(chǎn)生 與數(shù)據(jù)位時鐘類似，數(shù)據(jù)幀同步也是可以獨立對接收器和發(fā)送器進行編程的，一般使用數(shù)據(jù)延遲來實現(xiàn)幀同步。 ? 使用采樣率發(fā)生寄存器（ SRGR1），對幀脈沖寬度和周期進行 編程。 ? 當(dāng) DXR[1,2]復(fù)制到 XSR[1,2]時，發(fā)送器可以觸發(fā)它自身的幀同步信號。 ? 接收器和發(fā)送器可以分別獨立的選擇 FSR 和 FSX 上的外部幀同步信號 重慶大學(xué)本科學(xué)生畢業(yè)設(shè)計 （論文） 參考文獻 18 Mcbsp 內(nèi)部結(jié)構(gòu)和工作原理（如圖所示） 重慶大學(xué)本科學(xué)生畢業(yè)設(shè)計 （論文） 參考文獻 19 3 TLC320AD50C 芯片 TLC320AD50C 簡介 隨著數(shù)字技術(shù)的不斷發(fā)展，介于模擬與數(shù)字電路之間的芯片的使用也越來越多。美國 TI 公司的 TLC320AD50C(以下簡稱 AD50)就是一種具有許多優(yōu)良特性的模擬接口電路芯片，該芯片可廣泛用于各種電路， 尤其是應(yīng)用在 DSP 領(lǐng)域中。 AD50芯片采用過采樣 技術(shù)，可進行 A/D 和 D/A 的高分辨率、低速信號轉(zhuǎn)換。該器件同時還包括兩個串行同步轉(zhuǎn)換電路 (用于各自的數(shù)據(jù)方向 )，在 DAC 之前有一個內(nèi)插濾波器，而在后面有一個抽取濾波器。 AD50 中的可選項和電路配置可以通過串行口進行編程， AD50 配置位可進行軟件編程，該器件中共有七個數(shù)據(jù)和控制寄存器可供使用。 TLC320AD50C 的特點 ? 輸入信號：單端輸入 幅度 14V ? 輸出信號：單端輸出 幅度 14V ? 單 5V電源供電或 5V模擬 /3V 數(shù)字電源 ? 工作方式時功 耗（ P0） 100mW（最大） ? 硬件掉電方式時功耗 ? 通用 16 位信號處理 ? 2 的補碼數(shù)據(jù)格式 ? 動態(tài)范圍 91db ? ADC 總的信號 /(噪聲 +失真 ) 88db（最?。? ? DAC 總的信號 /(噪聲 +失真 ) 85db（最小） ? 全部器件為差分結(jié)構(gòu) ? 內(nèi)部基準(zhǔn)電壓（ Vref） ? ADC 為 64 倍過采樣，而 DAC 為 256 倍過采樣（內(nèi)部） ? 串行接口 ? 當(dāng)二次通信時 ALT DATA 端提供數(shù)據(jù)監(jiān)視 ? 系統(tǒng)測試方式，數(shù)字反饋測試和模擬反饋測試 ? 多種轉(zhuǎn)換速率可選，如 MCLK/(128*N)或 MCLK/(512*N)，最大轉(zhuǎn)換速率 為 ? 可以配置成主機或從機方式 ? 可以支持 3個從機器件 TLC320AD50C 管腳和功能框圖 芯片管腳 芯片具有 2 種封裝，一種是 DW 封裝，一種是 PT 封裝，而我們采用