【導(dǎo)讀】它不僅是芯片是否能被生成的保證，同時(shí)也關(guān)系到實(shí)際產(chǎn)品的性能。是否能滿足預(yù)期的目標(biāo)。因此，同步降壓型轉(zhuǎn)換器的版圖設(shè)計(jì)研究具有非常重要。該芯片是一個(gè)高頻率，同步整流，降壓型開(kāi)關(guān)模式轉(zhuǎn)換器。MOS，實(shí)現(xiàn)了連續(xù)輸出2A電流，具有優(yōu)異的負(fù)載和電路調(diào)控能力。流模式能提供快速的瞬態(tài)響應(yīng)和簡(jiǎn)化環(huán)路穩(wěn)定性。該芯片具有完整的保護(hù)功能，如過(guò)電流保護(hù)和熱關(guān)機(jī)。該芯片采用的是節(jié)省空間的SOT23-8引腳封裝。

　　

【正文】 處環(huán)境也不一樣。 源區(qū)與漏區(qū) 挨在一起并且做在 Nwell 里面，漏區(qū)單獨(dú)做在一個(gè) 孤立的 Pwell里 面，這些地方可以體現(xiàn)器件的 Asymmetric（非對(duì)稱(chēng)）性 。 由圖 43 18V Asymmetric PMOS 器件實(shí)際版圖 可以看出，外圈的 Nwell，即器件的第 5 端并未通過(guò) contact、金屬等直接引出連至節(jié)點(diǎn)。所以高壓器件的第 5端為一個(gè)隱藏的端子，因?yàn)槠骷脑绰?均做在此 Nwell 里面，所以實(shí)際上器件的第 5 端 與源漏電位一致。雖然器件 第 5 端為隱藏端口，但是如果該類(lèi)型器件源端所接電位不一樣，那么在實(shí)際 版圖繪制時(shí)，是不能夠?qū)?Nwell 拼接在一起的，不然在 LVS 驗(yàn)證時(shí)經(jīng)常會(huì)產(chǎn)生讓人費(fèi)解的錯(cuò)誤 。 解決方案 不接 Power的 Nwell的解決方案 在 中講到不接 Power 的 Nwell 很危險(xiǎn)，既會(huì)形成存在開(kāi)啟風(fēng)險(xiǎn)的寄生BJT，嚴(yán)重時(shí)還會(huì) 發(fā)生 Latch_up 燒毀芯片，所以針對(duì)此類(lèi)不接 Power 的 Nwell需要特定的處理方法。 方法 1：當(dāng)兩個(gè)不同電位的 Nwell 緊靠（因?yàn)榇颂幱懻摰氖遣唤?Power 的Nwell，但一般情況下 Nwell 都是接 Power 的，所以很容易出現(xiàn)兩個(gè)不同電位的Nwell挨在一起）時(shí)，應(yīng)盡量讓兩個(gè) Nwell 隔開(kāi)，原則上是越開(kāi)越好，但出于版圖面積考慮，此處可以參照工藝的 drc 規(guī)則，查看不同電勢(shì)的 Nwell 之間的間距要求。當(dāng) Nwell隔的距離較開(kāi)后，可以在兩個(gè)阱之間走線或者加入做在 Pwell 里面的 NMOS 填充，使版圖看起來(lái)美觀緊湊。 從原理上理解，當(dāng)兩個(gè)阱隔開(kāi)之后，實(shí)際是增大基區(qū)面積（此處以寄生 NPN型 BJT 為例），降低 B 來(lái)實(shí)現(xiàn)減弱 寄生 BJT 開(kāi) 啟的風(fēng)險(xiǎn)。 方法 2： 不同工藝針對(duì)這種 hot well 結(jié)構(gòu)有具體的處理措施，本項(xiàng)目所用工藝在 drc 規(guī)則中對(duì) hot well做了具體的規(guī)定， 如圖 44 所示。 第 4 章 .調(diào)試與實(shí)現(xiàn) 35 圖 44 drc 規(guī)則中對(duì) hot well的要求 對(duì)于圖 44 中的信息 ， cold NW 即指的一般情況下接 Power 的 Nwell，而 hot NW 指的就是本次所說(shuō)的不接 Power 的 Nwell。 從上圖可以看到， drc 設(shè)計(jì)規(guī)則要求 hot well 的外邊緣距離環(huán)內(nèi)有源區(qū)（ AA）的間距要求更寬，是 cold NW 的 倍。通常我們?cè)诎鎴D上按 drc 設(shè)計(jì)規(guī)則這么做了之 后，還需要在 hot well 的外面加上一圈做在 Pwell 里面的襯底環(huán)作為隔離 （實(shí)際版圖見(jiàn)圖 45） ，這么做可以使 hot well 與 cold well 相隔較遠(yuǎn)，且外圈的 P 型襯底環(huán)有助于降低 Latch_up等效寄生電路中的 襯底電阻值 （ Latch_up 等效電路圖如圖 46 所示） ，降低 整個(gè)電路的 環(huán)路增益大于 1 的可能性。同時(shí)， hot well 結(jié)構(gòu)的實(shí)質(zhì)是 增大可能正向?qū)ǖ?PN 結(jié)的 N 型區(qū)域（此處以寄生 NPN 型 BJT 為例） ，即發(fā)射極的面積。 原理上 BJT 發(fā)射極面積越小，濃度越高， BJT 特性就越好， 此處旨在削弱寄生 BJT發(fā)射 極的特性。 這樣從兩方面降低了 Latch_up 發(fā)生的幾率 ，對(duì)版圖可靠性有了更好的保障， 但是這樣做會(huì)導(dǎo)致芯片面積的膨脹，增加后續(xù)的各項(xiàng)成本，由此可見(jiàn)版圖可靠性的保障是多么的重要。 圖 45 加上 Pwell隔離環(huán)的 hot well模塊版圖 電子科技大學(xué)成都學(xué)院本科畢業(yè)設(shè)計(jì)論文 36 圖 46 寄生 BJT Latch_up 等效電路圖 高壓器件的 第五端的連接方式 在 中提到 高壓器件的第五端是存在的，但是沒(méi)有通過(guò)實(shí)際的連接去接到外界的某一個(gè)電位，因?yàn)楦邏浩骷牡谖宥吮举|(zhì)上就是一個(gè) Nwell 區(qū)域， 在此區(qū)域中同時(shí)存在著會(huì)連接出去的源端 和背柵端，又因?yàn)楦邏浩骷炊司o挨著背柵端，在一般情況下源端與背柵端的電位是一致的，所以高壓器件的第五端即 Nwell的電位與源端 /背柵端相同。 根據(jù) drc 設(shè)計(jì)規(guī)則我們可以知道，無(wú)論是 Pwell 還是 Nwell，只要電位不一樣是不能夠接在一起的，必須滿足 drc 設(shè)計(jì)規(guī)則上所規(guī)定的最小間距要求，這樣Foundry 才能保證實(shí)際生產(chǎn)之后的特性基本與版圖上所希望實(shí)現(xiàn)的一致。 如果我們?cè)诎鎴D設(shè)計(jì)時(shí)不小心將電位不一樣的 Nwell 連接在了一起 ，在進(jìn)行 LVS 驗(yàn)證時(shí)就會(huì)提示很多莫名其妙的錯(cuò)誤 。 下面就以實(shí)際模塊版圖來(lái)說(shuō)明高壓器件第五端 的正確連接方式。 此處以LDO 模塊中的上偏置電流鏡為例。在 電路中 P 型高壓器件如圖 47 所示。 第 4 章 .調(diào)試與實(shí)現(xiàn) 37 圖 47 實(shí)際電路中的 P 型高壓器件連接方式 實(shí)際版圖如圖 48 所示 （為方便顯示，此處更改了 Nwell 的 display 顯示方式） ，可以看到兩個(gè)器件的源端分開(kāi)連接，且連接與電路一致，但是 Nwell卻不小心接在了一起。 圖 48 將器件第五端錯(cuò)誤連接的器件版圖電子科技大學(xué)成都學(xué)院本科畢業(yè)設(shè)計(jì)論文 38 下面我們對(duì)該模塊 進(jìn)行 LVS 驗(yàn)證，看 會(huì)產(chǎn)生什么奇怪的錯(cuò)誤 。 該模塊 LVS驗(yàn)證結(jié)果如圖 49 所示。 圖 49 將器件第五端錯(cuò)誤連接的版圖 LVS 驗(yàn)證結(jié)果 從 圖 49 可以看到， Calibre 驗(yàn)證工具認(rèn)為此處誤把兩跟連線 Vin 和 Vin1 連接在了一起，即高壓器件的兩個(gè)源端電位一致，但與電路圖上的描述不一致，所以此處 認(rèn)為有 short_circuit。為方便說(shuō)明問(wèn)題 ，下面 只顯示 版圖中的 部分層次 ，如圖 410 所示 。 圖 410 只顯示部分層次的版圖第 4 章 .調(diào)試與實(shí)現(xiàn) 39 在 CalibreRVE 窗口中 點(diǎn)擊 Extraction Results 下的短路部分信息，出現(xiàn)結(jié)果如圖 411 所示。 圖 411 通過(guò) LVS 驗(yàn)證的 RVE 窗口點(diǎn)亮的短路信息 從圖 411 中 可以看出 Vin跟 Vin1 兩根線網(wǎng)通 過(guò) Nwell 短接在了一起，實(shí)質(zhì)上為 soft connect，如果進(jìn)行 ERC 驗(yàn)證的話，此處就會(huì)產(chǎn)生錯(cuò)誤信息。 回到版圖界面 ，取消通過(guò) RVE 窗口點(diǎn)亮的報(bào)錯(cuò)信息， 自己點(diǎn)亮 Vin與 Vin1 兩根線網(wǎng)， 結(jié)果如圖 412 所示。 圖 412 手動(dòng)點(diǎn)亮的兩根線網(wǎng)電子科技大學(xué)成都學(xué)院本科畢業(yè)設(shè)計(jì)論文 40 對(duì)比圖 411 與 412 可以知道：在版圖上我們沒(méi)有通過(guò) 具體的 Via、 con、 metal等將兩跟線網(wǎng)短接在一起，只是錯(cuò)誤的將兩根不同電勢(shì)、不同連接的線網(wǎng)做在了同一個(gè) Nwell中；但是從 LVS 驗(yàn)證結(jié)果可以看出，此處存在著 soft connect 的情況 ，實(shí)質(zhì)上還是版圖繪 制出錯(cuò)。 切換到 Comparison Results 項(xiàng)，從圖 413 更加可以肯定以上分析。 圖 413 LVS 驗(yàn)證的 Comparison Results 結(jié)果 根據(jù)圖 413可以看出，在版圖上只有 VIN一根線網(wǎng)并不存在著 VIN1（ Calibre在進(jìn)行 LVS 驗(yàn)證時(shí)對(duì)電路圖和版圖中的 Label、 pin 的大小寫(xiě)不敏感） ，而在SOURCE 中卻存在著 VIN 與 VIN1 兩根線網(wǎng)，由此可以更加肯定版圖中的 Nwell誤接在一起導(dǎo)致了線網(wǎng)的短路 。 將 錯(cuò)誤連接在一起的 Nwell分開(kāi)，正確的版圖如圖 414 所示。第 4 章 .調(diào)試與實(shí)現(xiàn) 41 圖 414 Nwell分開(kāi)的 模塊 版圖 實(shí)現(xiàn)展示 高壓器件的第五端連接正確之后的驗(yàn)證 對(duì)更改之后的版圖進(jìn)行 LVS 驗(yàn)證，結(jié)果如圖 415 所示。 至此，已 順利解決高壓器件第五端連接的問(wèn)題。 圖 415 正確連接的版圖驗(yàn)證結(jié)果電子科技大學(xué)成都學(xué)院本科畢業(yè)設(shè)計(jì)論文 42 第 5章． 總結(jié) 在本章中，將對(duì)本次項(xiàng)目 的主要設(shè)計(jì)工作做一次總結(jié)。 在本文中，主要進(jìn)行了下面幾個(gè)方面的研究工作： 、結(jié)構(gòu)上分析同步降壓型轉(zhuǎn)換器的，對(duì)整體功能有了大致的把握。 Cadence ic51 工具創(chuàng)建了分立器件和 contact。 blocks 版圖 。 drc、 lvs 驗(yàn)證并 Debug。 TOP 上調(diào)用 blocks 進(jìn)行拼接。 參考文獻(xiàn) 43 參考文獻(xiàn) [1] 黑斯廷斯 .模擬電路版圖的藝術(shù)（第二版） .電子工業(yè)出版社， 20xx04 [2] 曾慶貴 .集成電路版圖設(shè)計(jì) .機(jī)械工業(yè)出版社， 20xx02 [3] 塞因特 . 集成電路版圖基礎(chǔ)：實(shí)用指南 （翻譯版） .北京：清華大學(xué)出版社 ， 20xx10 [4] 沃爾德曼 . ESD 揭秘 :靜電防護(hù)原理和典型應(yīng)用 .機(jī)械工業(yè) 出版社， 20xx06 [5] 柯明道 .論文： ESD failure of analog IO cells in CMOS， 20xx 電子科技大學(xué)成都學(xué)院本科畢業(yè)設(shè)計(jì)論文 44 致謝 在本次論文設(shè)計(jì)過(guò)程中，很多前輩和老師都給予了我寶貴的建議，對(duì)我論文的完成有很大幫助，在此特意為他們表示我由衷的感謝。 首先我要感謝我的父母，沒(méi)有你們?cè)谕獾男量啻蚱矗揖筒荒馨残牡脑趯W(xué)校接受教育，也不能衣食無(wú)憂的生活，謝謝你 們對(duì)我無(wú)私的付出。 然后我要感謝我的 同事張先貴，在本次項(xiàng)目中， 你對(duì)我的版圖繪制提出了很多寶貴的意見(jiàn)，在 Debug的時(shí)候也幫了很多忙 ， 在此由衷的向你表示感謝。 再者，有這樣一位老師，他對(duì)我的大學(xué)生涯和以后的工作生活都起了至關(guān)重要的幫助。曾經(jīng) 這位老師無(wú)私、 負(fù)責(zé)的對(duì)我的版圖學(xué)習(xí)作出指導(dǎo)， 現(xiàn)在參加工作后也時(shí)常 記起老師的好，也會(huì)時(shí)常想起老師當(dāng)時(shí)的悉心負(fù)責(zé)。在此特意對(duì)您表示衷心的感謝，賴(lài)廣升老師！ 接下來(lái)我要感謝我的指導(dǎo)老師王益國(guó)老師，在做畢設(shè)期間因改畢設(shè)題目的事情多次煩擾王老師，但他始終認(rèn)真、積極、負(fù)責(zé)的為我提供幫助 ，謝謝您！ 我還要感謝在大學(xué)期間所有幫助過(guò)我的老師和同學(xué)，祝愿你們身體健康，前途似錦！ 附錄 45 附錄 附錄一： IC版圖設(shè)計(jì)中電阻的匹配基礎(chǔ)篇 在 IC 版圖（ layout）的設(shè)計(jì)中，作為無(wú)源器件的電阻，其匹配也是很重要的，一個(gè)優(yōu)秀的 IC 版圖工程師將會(huì)遵守更多的匹配規(guī)則，使其因工藝產(chǎn)生的誤差減小到最少。 ：電阻應(yīng)該被放置相同的方向、相同的器件類(lèi)型以及相互靠近。這些原則對(duì)于減少工藝誤差對(duì)模擬器件的功能的影響是非常有效的。 、相同寬度、長(zhǎng)度電阻以及相同的間距。 ，建議電阻的寬度為工藝最小寬度的 5 倍，這樣能夠有效降低工藝誤差。 、開(kāi)關(guān)晶體管以及數(shù)字晶體管，減少耦合的影響。 ，盡可能避免耦合和噪音的影響。對(duì)于一些阻值小于 20 歐姆的電阻，使用金屬層 (metal layer)來(lái)做電阻，會(huì)得到準(zhǔn)確的阻值。