【正文】 ................................................................ 41 高壓器件的第五端連接正確之后的驗證 ........................................................ 41 第 5 章． 總結 ......................................................................................................... 42 參考文獻 ...................................................................................................................... 43 致謝 .............................................................................................................................. 44 附錄 .............................................................................................................................. 45 附錄一： IC 版圖設計中電阻的匹配基礎篇 ............................................................. 45 第 1 章．課題整體框架 1 第 1章． 課題整體框架 隨著電子產品輕 、 薄化的發(fā)展趨勢，要求電子元器件體積更小，功耗更低。 具有內置的功率MOS，實現(xiàn)了 連續(xù)輸出 2A 電流 ， 具有優(yōu)異的負載和 電 路調控 能力。摘要 I 摘要 隨著 集成電路已經進入深亞微米時代 ，版圖設計早已成為集成電路產業(yè)鏈中重要的一環(huán)。 該 芯片 是一個高頻率，同步整流，降壓型開關模式轉換器 。該 芯片 采用的 是 節(jié)省空間的 SOT238 引腳封裝。 電源轉換器根據(jù)輸入和輸出信號的不同可以分為四大類：交流 交流轉換器(ACAC converter) 、交流 直流轉換器（ ACDC converter）、直流 直流轉換器（ DCDC converter）、直流 交流轉換器（ DCAC converter） ，本項目為直流 直流轉換器（ DCDC converter）。 本次課題設計的任務是 根據(jù) 電路設計者提供的高精度的同步降壓型開關轉換器 電路 ，結合 實際 工藝要求完成高質量的版圖設計。我國集成電路設計行業(yè)與經濟發(fā)達的國家相比 ，差距還很大， 我們應該努力提升自身業(yè)務能力，從工藝制 造到電路設計方面提升自身對集成電路的理解以在實際項目中繪制出更為優(yōu)異的版圖。在 cadence ic51 中包含了 混合輸入的原理圖輸入方式（ Virtuos Schematic Composer）、混合信號設計環(huán)境（ Affirma Analog Design Environment）、 版圖編輯（ Virtuoso Layout Editor） 等等。其中 amp。位于窗口下方， mouse字樣上方的是 CIW 窗口（ Command Interpreter Window） ，即為命令解釋窗，此外 cadence 軟件內嵌的控制窗口，通過此處可以在 cadence 軟件啟動之后加載腳本文件等 。 圖 25 新建庫的設置 點擊 ok 后，彈出如圖 26 所示窗口，選擇 本次 項目所需技術庫“ UTC06_BCD_5V_18V_30V_40V” 。電子科技大學成都學院本科畢業(yè)設計論文 6 圖 27 庫的屬性 在新建立的庫中新建一個 view 為 Virtuoso 的 Cellview，在此 Cellview 繪制版圖，操作如圖 28 所示。另外，離子注入（ ion implanting）也可能導致電荷的聚集。 “天線比率 ”的定義是：構成所謂 “天線 ”的導體（一般是金屬）的面積與所相連的柵氧化層面積的比率。 注： DMSP——Double Metal Single Poly TMSP——Three Metal Single Poly PAE的 方 法 1） 跳線法。 在版圖設計中，向上跳線法用的較多，此法的原理是：考慮當前金屬層對柵極的天線效應時，上一層金屬還不存在，通過跳線，減小存在天線效應的導體面積來消除天線效應。通過給直接連接到柵的存在天線效應的金屬層接上反偏二極管，形成一個電荷泄放回路，累積電荷就對柵氧構不成威脅，從而消除了天線效應。所以這種方法是不合理，也是不可取的。 閂鎖效應剖面圖與等效電路圖如圖 29 所示。 電子科技大學成都學院本科畢業(yè)設計論文 10 圖 211 會發(fā)生 閂鎖效應的分析電路圖 Latchup 產生的具體原因分析： VDD變化導致 Nwell和 Psub間的寄生電容中產生足夠的電流，當 VDD 變化率大到一定地步，將會引起 Latch_up。 ，也有可能會引起閂鎖。 防止閂鎖的方法 3：使 NMOS 和 PMOS 保持足夠的間距來降低引發(fā) SCR 的可能。 使用多子保護環(huán)可以降低 Rwell 和 Rsub 的阻值，且可以阻止多數(shù)載流子到基極。這是因為大多數(shù)ＥＳＤ損害發(fā)生在人的感覺以下 ,因為人體對靜電放電的感知電壓約為 3ＫＶ，而許多電子元件在幾百伏甚至幾十伏時就會損壞，通常電子器件被ＥＳＤ損壞后沒有明顯的界限，把元件安裝在 PCB 上以后再檢測，結果出現(xiàn)很多問題，分析也相當困難。近年來隨著科學技術的飛速發(fā)展、微電子技術的廣泛應用及電磁環(huán)境越來越復雜，對靜電泄放的問題越來越重視。 形 式即有強電場圍繞，這可能來之于塑性材料或人的衣服，會發(fā)生電子轉化跨過氧化層。在這個過程中將產生潛在的破壞電壓 .電流以及電磁場。 當 ESD 位置距離較近時 ,無論是電流還是磁場都是很強的。 兩種破壞可能在一個設備中同時發(fā)生絕緣擊穿可能激發(fā)大的電流 ,這又進一步導致熱失效。 ESD 保護利用其寄生的 NPN 三極管，形成一個低阻抗的放電通路，以此來保護 IC 的內部電路。 圖 243 芯片頂層最終版圖 第 3 章 .實現(xiàn)功能 29 第 3章． 實現(xiàn)功能 實現(xiàn)功能描述 高效率 同步降壓型轉換器芯片 功能框圖 如圖 31 所示 圖 31 芯片整體 功能框圖 功能描述： 此芯片是一個 具有 高頻 、 同步 、降壓、整流特性的開關模式轉換器。當電源關斷時，功率 MOSFETS 保持關閉直到下一個時鐘周期開始。此模塊采用 I/O VIN 的輸入電壓，并且在所有正確的 VIN 輸入范圍內都能正常工作。 此 優(yōu)化了 的 內部補償網絡簡化了回路組件和控制環(huán)路的設計 。 Soft_start 模塊： 此模塊為芯片內置的軟啟動電路， 此模塊用于防止在芯片啟動時芯片的輸出電壓瞬時超調。第 4 章 .調試與實現(xiàn) 31 第 4章． 調試與實現(xiàn) 調試中遇到的重點與難點 不接 Power的 Nwell 此 工藝是雙阱（ P 阱和 N 阱） psub 工藝，不接 block 中最高電位的 NWELL稱之為 hot well。此時如果 hot well 的橫截面積很大，那么此寄 生 NPN 結構產生的電流會相當可觀， 對周邊模塊 是極其危險的。 因為 hot well是存在于芯片內部的，在芯片 Tap_out 之后就會一直存在，是對整顆芯片的巨大隱患。 電子科技大學成都學院本科畢業(yè)設計論文 32 高壓器件的 第 五 端 此工藝可生產高壓器件（ 18V/30V/40V）和低壓器件（ 5V） ；高壓器件的類型都是一樣的，但對于不同工作電壓的器件具體結構有差異。高壓器件的 bulk 是 跟器件 的源端做在一起。結合圖 41與圖 42 可以 更直觀的理解該器件結構 ， 源漏區(qū)除了相對 poly1 位置不一樣以外，所處環(huán)境也不一樣。雖然器件 第 5 端為隱藏端口，但是如果該類型器件源端所接電位不一樣，那么在實際 版圖繪制時，是不能夠將 Nwell 拼接在一起的，不然在 LVS 驗證時經常會產生讓人費解的錯誤 。 從原理上理解，當兩個阱隔開之后，實際是增大基區(qū)面積（此處以寄生 NPN型 BJT 為例），降低 B 來實現(xiàn)減弱 寄生 BJT 開 啟的風險。通常我們在版圖上按 drc 設計規(guī)則這么做了之 后，還需要在 hot well 的外面加上一圈做在 Pwell 里面的襯底環(huán)作為隔離 （實際版圖見圖 45） ，這么做可以使 hot well 與 cold well 相隔較遠，且外圈的 P 型襯底環(huán)有助于降低 Latch_up等效寄生電路中的 襯底電阻值 （ Latch_up 等效電路圖如圖 46 所示） ，降低 整個電路的 環(huán)路增益大于 1 的可能性。 圖 45 加上 Pwell隔離環(huán)的 hot well模塊版圖 電子科技大學成都學院本科畢業(yè)設計論文 36 圖 46 寄生 BJT Latch_up 等效電路圖 高壓器件的 第五端的連接方式 在 中提到 高壓器件的第五端是存在的，但是沒有通過實際的連接去接到外界的某一個電位，因為高壓器件的第五端本質上就是一個 Nwell 區(qū)域， 在此區(qū)域中同時存在著會連接出去的源端 和背柵端，又因為高壓器件源端緊挨著背柵端，在一般情況下源端與背柵端的電位是一致的，所以高壓器件的第五端即 Nwell的電位與源端 /背柵端相同。 此處以LDO 模塊中的上偏置電流鏡為例。 該模塊 LVS驗證結果如圖 49 所示。 圖 411 通過 LVS 驗證的 RVE 窗口點亮的短路信息 從圖 411 中 可以看出 Vin跟 Vin1 兩根線網通 過 Nwell 短接在了一起，實質上為 soft connect，如果進行 ERC 驗證的話，此處就會產生錯誤信息。 圖 413 LVS 驗證的 Comparison Results 結果 根據(jù)圖 413可以看出，在版圖上只有 VIN一根線網并不存在著 VIN1（ Calibre在進行 LVS 驗證時對電路圖和版圖中的 Label、 pin 的大小寫不敏感） ，而在SOURCE 中卻存在著 VIN 與 VIN1 兩根線網，由此可以更加肯定版圖中的 Nwell誤接在一起導致了線網的短路 。 圖 415 正確連接的版圖驗證結果電子科技大學成都學院本科畢業(yè)設計論文 42 第 5章． 總結 在本章中，將對本次項目 的主要設計工作做一次總結。 drc、 lvs 驗證并 Debug。 然后我要感謝我的 同事張先貴，在本次項目中， 你對我的版圖繪制提出了很多寶貴的意見，在 Debug的時候也幫了很多忙 ， 在此由衷的向你表示感謝。 ：電阻應該被放置相同的方向、相同的器件類型以及相互靠近。 、開關晶體管以及數(shù)字晶體管，減少耦合的影響