【正文】 一般來講，最容易遭到傷害的地方就是柵氧化層。 IC 現(xiàn)代工藝中經(jīng)常使用的一種方法是離子刻蝕（ plasma etching），這種方法就是將物質(zhì)高度電離并保持一定的能量，然后將這種物質(zhì)刻蝕在晶圓上，從而形成某一層。 圖 26 選擇需要綁定的技術(shù)庫 我們可以在 Library Manager 窗口通過查看庫的基本屬性，如建立時(shí)間，存在目錄的具體位置等等。 圖 24 建庫第 2 章 .設(shè)計(jì)方案 5 按圖示 24 操作后，會出現(xiàn) NEW Library建立窗口，在左側(cè) Name 處填寫新建立的 Library的名字，在右側(cè) Technology File 下方可以選擇新建立的庫是否需要綁定 一個(gè) 已存在的技術(shù)庫（ an existing techfile）或者 綁定一個(gè)由 Foundry提供的最為基本的技術(shù)文件（ a new techfile），甚至也可以只建立一個(gè)空庫，不需要任何技術(shù)支持（ Don`t need a techfile） 。 圖 21 cadence 配套文件 運(yùn)行 cadence 啟動(dòng)腳本文件， cadence ic51 啟動(dòng)過程如圖 22 所示。 cadence操作說明 常用的 cadence 配套文件 包含以下 三 個(gè)，如圖 21 所示 。Cadence 在仿真、電路圖設(shè)計(jì)、自動(dòng)布局布線、版圖設(shè)計(jì)及驗(yàn)證等方面悠著絕對的優(yōu)勢，也是目前絕大多數(shù) IC設(shè)計(jì)公司所使用 的軟件。在版圖設(shè)計(jì)中采用 calibre 驗(yàn)證工具對版圖進(jìn)行 drc、 lvs 驗(yàn)證，并最終生成可用于生成的 GDSII 文件 。該工藝為雙阱 psub 工藝， 2M2P（雙層金屬雙層多晶硅工藝），在本項(xiàng)目中所涉及器件為高壓部分 18V，低壓部分 5V。開關(guān)電源作為電子設(shè)備中不可或缺的組成部分也在不斷的進(jìn)步。 在很寬的輸入電壓范圍 ， 該 芯片 具有同步操作模式 ， 在 保證 輸出電流 效率 更高的 范圍內(nèi) ， 電流模式能提供快速的瞬態(tài)響應(yīng)和簡化環(huán)路穩(wěn)定性。 它不僅是芯片是否能被生成的保證，同時(shí)也關(guān)系到實(shí)際產(chǎn)品的性能是否能滿足預(yù)期的目標(biāo)。 因此，同步降壓型轉(zhuǎn)換器的版圖設(shè)計(jì)研究具有非常重要的意義。 該芯片具有 完整的保護(hù)功能 ，如 過 電 流保護(hù) 和熱關(guān)機(jī)。高效率、更可高、高集成度、低功耗、低噪聲、 抗干擾和模塊化成為了 電源 芯片 的發(fā)展方 向。器件包括高低壓 mosfet，二極管，三極管， 多晶硅電阻， Asymmetric ISO等等。 本課題的主要工作包括： ； block 繪制； top 繪制；電子科技大學(xué)成都學(xué)院本科畢業(yè)設(shè)計(jì)論文 2 目前在我國 從事集成電路設(shè)計(jì)行業(yè)工作的公司有很多：有無晶圓廠的專業(yè)設(shè)計(jì)公司，也有涵蓋從晶圓生產(chǎn)到封裝測試所有流程的 大型公司。 本論文是利用 cadence ic51完成的 ，所以重點(diǎn)介紹一下 軟件 cadence ic51。 cadence 為啟動(dòng)cadence ic51 的腳本文件 （該腳本文件內(nèi)含啟動(dòng) cadence ic51 的快捷方式 icfbamp。第 2 章 .設(shè)計(jì)方案 4 圖 22 cadence ic51 啟動(dòng)過程 軟件啟動(dòng)完成之后，生成如圖 23所示的 。一般情況下，如果 Foundry提供了完整的 PDK，我們則在建 庫的時(shí)候可以選擇綁定一個(gè)已存在的技術(shù)庫（ an existing techfile） ，操作如圖 25 所示。我們可以通過這里驗(yàn)證庫是否建立正確，在 Library Manager 中選中庫，右擊選擇 Property即可彈出如圖 27 所示的屬性窗口。理論上，打入晶圓的離子總的對外電性應(yīng)該是呈現(xiàn)中性的，也就是說正離子和負(fù)離子是成對出現(xiàn)，但在實(shí)際中，打入晶圓的離子并不成對，這樣，就產(chǎn)生了游離電荷。 通常情況下，我們用 “天線比率 ”（ “antenna ratio”）來衡量一顆芯片能發(fā)生天線效應(yīng)的幾率。 可通過插入二極管（ NAC Diode）的方法來解決天線效應(yīng)，這樣當(dāng)金屬收集到電荷以后就通過二極管來放電，避免了對柵極的擊穿。這種方法通過改變金屬布線的層次來解決天線效應(yīng)，但是同時(shí)增加了通孔，由于通孔的電阻很大，會直接影響到芯片的時(shí)序和串?dāng)_問題，所以在使用此方法時(shí)要嚴(yán)格控制布線層次變化和通孔的數(shù)量 ，一般情況下 在跳線處 孔越多越好 。 2） 添加天線器件，給 “天線 ”加上反偏二極管。此法能保證完全消除天線效應(yīng)，但是會在沒有天線效應(yīng)的金屬布線上浪費(fèi)很多不必要的資源，且使芯片的面積增大數(shù)倍，這是 VLSI 設(shè)計(jì)不允許出現(xiàn)的。 Latch_up Latch_up簡介 Latchup 原理分析： CMOS 電路中在 電源 VDD 和地線 GND 之間由于寄生的 PNP 和 NPN 相互影響可能會產(chǎn)生的一 些 低阻抗通路，使 VDD 和 GND 之間產(chǎn)生大電流，這就稱為閂鎖效應(yīng)（ latch_up）。 圖 210 不會發(fā)生 閂鎖效應(yīng)的分析 電路圖 如圖 211 所示，當(dāng)一個(gè) BJT 集電極電流受外部干擾突然增加到一定值時(shí)，會反饋至另外一個(gè) BJT，從而使兩個(gè) BJT 因觸發(fā)而導(dǎo)通， 如果整個(gè)環(huán)路增益大于1，則 VDD 至 GND 間形成低阻通路， Latch up 由此產(chǎn)生。 （ buffer）同時(shí)工作 ，負(fù)載過大使 VDD或 GND 突然變化，也有可能打開 可控硅（ SCR） 的一個(gè) BJT，從而 存在引起閂鎖的風(fēng)險(xiǎn) 。 防止閂鎖的方法 2：使用輕摻雜外延層，防止側(cè)向漏電流從縱向 PNP 到低阻襯底的通路。 防止閂鎖的方法 5：使用使用隔離槽 防止閂鎖的方法 6：使用 GuardRing GuardRing ： P+ Ring環(huán)繞 NMOS 并接 GND； N+ Ring環(huán)接 PMOS 并接 VDD。 ESD效應(yīng) ESD簡介 在本世紀(jì) 70前代以前，很多靜電問題都是由于人們沒有 ESD意識而造成的，即使現(xiàn)在也有很多人懷疑 ESD 會對電子產(chǎn)品造成 損壞。ＥＳＤ是本世紀(jì)中期以來形成的以研究靜電的產(chǎn)生與衰減、靜電放電模型、靜電放電效應(yīng)如電流熱（火花）效應(yīng)如靜電引起的著火與爆炸）和電磁效應(yīng)（如電磁干擾）等的學(xué)科。 式既指這些 ESD 敏感的裝置，尤其對 塑料件，當(dāng)在自動(dòng)化生產(chǎn)過程中，會產(chǎn)生摩擦電荷，而這些摩擦電荷通過低電阻的線路非常迅速地瀉放到高度導(dǎo)電的牢固接地表面，因此造成損壞；或者通過感應(yīng)使 ESD 敏感的裝置的金屬部分帶電而造成損壞。 ESD 在一個(gè)對地短接的物體暴露在靜電場中時(shí)發(fā)生 .兩個(gè)物體之間的電位差將引起放電電流 ,傳送足夠的電量以抵消電位差 .這個(gè)高速電量的傳送過程即為 ESD。因而對于典型的模擬或數(shù)字電子設(shè)備， ESD 傾向于感應(yīng)出高電平的噪聲，它會導(dǎo)致電子設(shè)備嚴(yán)重受損 或操作失常。 ②由于 ESD 感應(yīng)出高的電壓導(dǎo)致絕緣擊穿。 GGNMOS（ groundedgate NMOS）： Drain 端接至 PAD， Gate 端接至電源地。 圖 242 芯片頂層整體布局圖電子科技大學(xué)成都學(xué)院本科畢業(yè)設(shè)計(jì)論文 28 頂層版圖 芯片頂層最終版圖如圖 243 所示 。該芯片含有一個(gè)內(nèi)部時(shí)鐘供給 PWM 周期，集成的高端功率 MOSFETS 保持開啟直到電流達(dá)到被比較電壓設(shè)定的值。電子科技大學(xué)成都學(xué)院本科畢業(yè)設(shè)計(jì)論文 30 圖 31 理想情況下的芯片功能仿真圖 部分 模塊功能介紹 REF 模塊 :此芯片 是作為內(nèi)部電路電源的一個(gè)內(nèi)置調(diào)節(jié)器。 AAM 模塊： AAM 模塊是一個(gè)誤差放大器，用作比較 FB 引腳的輸入大于REF 模塊產(chǎn)生的的 電壓的部分，并且輸出比較電壓去控制 Power mos 上的電流。當(dāng)下降 的電壓區(qū)間 達(dá)到 時(shí)， UVLO 模塊 的電壓上升區(qū)間 大約達(dá)到 。當(dāng) SS 電壓比 REF 產(chǎn)生的電壓高時(shí)， AAM 使用REF 產(chǎn)生的電壓作為參考值。當(dāng)襯底有漏電流影響到這個(gè)寄生 NPN 結(jié)構(gòu)時(shí)，如果兩個(gè)hot well 之間的 P 型襯底電位升高（使得此寄生 NPN 結(jié)構(gòu)之間的任一 PN 結(jié)正向?qū)ǎ┗蛘邇蓚€(gè) hot well 之一的電位被拉低（當(dāng)比兩個(gè) hot well 之間的 P 型襯底低，使得有 PN 結(jié)正向?qū)ǎr(shí)，此寄生 NPN 結(jié)構(gòu)有很大可能會導(dǎo)通。即發(fā)生閂鎖（ Latch_up）效應(yīng)。既然 hot well 存在這么多的安全隱患，但要滿足電路特性又不得不使用這樣的結(jié)構(gòu)的話，那我們在繪制版圖時(shí)就應(yīng)該 小心謹(jǐn)慎，力求在芯片中完全拒絕此類危害的發(fā)生，爭取 Tap_out 一次通過。 圖 41 18V Asymmetric PMOS 器件剖面圖 圖 42 18V Asymmetric PMOS 器件俯視圖第 4 章 .調(diào)試與實(shí)現(xiàn) 33 由器件剖面圖和截面圖可以看出，該 Asymmetric（非對稱 ）器件的源漏區(qū)域大小不一樣，并且器件的 bulk 也不再像是常用低壓器件那樣做成一個(gè)環(huán)狀，將器件圍住。 圖 43 18V Asymmetric PMOS 器件實(shí)際版圖電 子科技大學(xué)成都學(xué)院本科畢業(yè)設(shè)計(jì)論文 34 在 圖 43 18V Asymmetric PMOS 器件實(shí)際版圖 中，黃色 部分為 Nwell（此處為了能更直觀的看清器件各個(gè)層次，對 display 文件更改了 Nwell 的設(shè)置），灰色的為 NBL（ N 型掩埋層）， 水 藍(lán)色為 Pwell（此處的 Pwell 實(shí)際為實(shí)心填充） ，深藍(lán)色 為 SN（ N 型注入），紅色為 SP（ P 型注入），青色為 Poly1。所以高壓器件的第 5端為一個(gè)隱藏的端子，因?yàn)槠骷脑绰?均做在此 Nwell 里面，所以實(shí)際上器件的第 5 端 與源漏電位一致。當(dāng) Nwell隔的距離較開后，可以在兩個(gè)阱之間走線或者加入做在 Pwell 里面的 NMOS 填充，使版圖看起來美觀緊湊。 從上圖可以看到， drc 設(shè)計(jì)規(guī)則要求 hot well 的外邊緣距離環(huán)內(nèi)有源區(qū)（ AA）的間距要求更寬，是 cold NW 的 倍。 這樣從兩方面降低了 Latch_up 發(fā)生的幾率 ，對版圖可靠性有了更好的保障， 但是這樣做會導(dǎo)致芯片面積的膨脹，增加后續(xù)的各項(xiàng)成本，由此可見版圖可靠性的保障是多么的重要。 下面就以實(shí)際模塊版圖來說明高壓器件第五端 的正確連接方式。 圖 48 將器件第五端錯(cuò)誤連接的器件版圖電子科技大學(xué)成都學(xué)院本科畢業(yè)設(shè)計(jì)論文 38 下面我們對該模塊 進(jìn)行 LVS 驗(yàn)證，看 會產(chǎn)生什么奇怪的錯(cuò)誤 。 圖 410 只顯示部分層次的版圖第 4 章 .調(diào)試與實(shí)現(xiàn) 39 在 CalibreRVE 窗口中 點(diǎn)擊 Extraction Results 下的短路部分信息，出現(xiàn)結(jié)果如圖 411 所示。 切換到 Comparison Results 項(xiàng)，從圖 413 更加可以肯定以上分析。 至此，已 順利解決高壓器件第五端連接的問題。 blocks 版圖 。 首先我要感謝我的父母，沒有你們在外的辛苦打拼，我就不能安心的在學(xué)校接受教育，也不能衣食無憂的生活，謝謝你 們對我無私的付出。在此特意對您表示衷心的感謝，賴廣升老師！ 接下來我要感謝我的指導(dǎo)老師王益國老師，在做畢設(shè)期間因改畢設(shè)題目的事情多次煩擾王老師，但他始終認(rèn)真