基于fpga的單精度浮點除法器的設(shè)計-資料下載頁
2024-11-22 23:13本頁面
【導(dǎo)讀】對各模塊進(jìn)行設(shè)計。目前，多數(shù)FPGA上可以實現(xiàn)整數(shù)和標(biāo)準(zhǔn)邏輯矢量的運算，幾年來微電子工業(yè)中發(fā)展最快的技術(shù)之一。面對掩膜制造成本呈倍數(shù)
【正文】 HITECTURE behav OF spcd_judge IS SIGNAL ais_spd,bis_spd:STD_LOGIC。 SIGNAL aspd_typ,bspd_typ:STD_LOGIC_VECTOR(1 DOWNTO 0)。 BEGIN PROCESS(dataa) BEGIN IF(dataa(30 DOWNTO 0)=0000000000000000000000000000000) THEN 21 ais_spd=39。139。 aspd_typ=00。 dataa=0 ELSIF(dataa(30 DOWNTO 23)=11111111 AND dataa(22 DOWNTO 0)=00000000000000000000000) THEN ais_spd=39。139。 aspd_typ=01。 dataa=∞ ELSIF(dataa(30 DOWNTO 23)=11111111 AND dataa(22 DOWNTO 0)/=00000000000000000000000) THEN ais_spd=39。139。 aspd_typ=10。 dataa=NaN(Not a Number) ELSE ais_spd=39。039。 aspd_typ=11。 dataa is not special data。 END IF。 END PROCESS。 PROCESS(datab) BEGIN IF(datab(30 DOWNTO 0)=0000000000000000000000000000000) THEN bis_spd=39。139。 bspd_typ=00。 datab=0 ELSIF(datab(30 DOWNTO 23)=11111111 AND 22 datab(22 DOWNTO 0)=00000000000000000000000) THEN bis_spd=39。139。 bspd_typ=01。 datab=∞ ELSIF(datab(30 DOWNTO 23)=11111111 AND datab(22 DOWNTO 0)/=00000000000000000000000) THEN bis_spd=39。139。 bspd_typ=10。 datab=NaN(Not a Number) ELSE bis_spd=39。039。 bspd_typ=11。 datab is not special data。 END IF。 END PROCESS。 PROCESS(ais_spd,bis_spd,aspd_typ,bspd_typ) BEGIN is_spd=ais_spd or bis_spd。 IF(aspd_typ=10 or bspd_typ=10) THEN spd_typ=10。 ELSIF(aspd_typ=00 or bspd_typ=00) THEN spd_typ=00。 ELSIF(aspd_typ=01 or bspd_typ=01) THEN spd_typ=01。 ELSE 23 spd_typ=11。 END IF。 END PROCESS。 END behav。 數(shù)據(jù)調(diào)整輸出模塊 程序如下： LIBRARY IEEE。 USE 。 USE 。 USE 。 LIBRARY lpm。 USE 。 ENTITY adj_out IS PORT(sin : IN STD_LOGIC。 ein : IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 min : IN STD_LOGIC_VECTOR(23 DOWNTO 0)。 is_spd: IN STD_LOGIC。 spd_typ: IN STD_LOGIC_VECTOR(1 DOWNTO 0)。 RESULTS:OUT STD_LOGIC_VECTOR(31 DOWNTO 0) )。 END adj_out。 ARCHITECTURE behav OF adj_out IS 24 SIGNAL sout:STD_LOGIC。 SIGNAL eout:STD_LOGIC_VECTOR(7 DOWNTO 0)。 SIGNAL mout:STD_LOGIC_VECTOR(22 DOWNTO 0)。 SIGNAL sm :STD_LOGIC。 SIGNAL einp1:STD_LOGIC_VECTOR(7 DOWNTO 0)。 SIGNAL const:STD_LOGIC_VECTOR(7 DOWNTO 0)。 BEGIN PROCESS(is_spd,spd_typ,sin,ein,min,sm,einp1) BEGIN const=00000001。 sout=sin。 sm=min(23)。 IF(is_spd=39。139。) THEN CASE spd_typ IS WHEN 00 = sout=sin。eout=00000000。mout=00000000000000000000000。 WHEN 01 = sout=sin。eout=11111111。mout=00000000000000000000000。 WHEN 10 = sout=sin。eout=11111111。mout=1111111111111111111111 25 1。 WHEN OTHERS= null。 END CASE。 ELSE IF(sm=39。139。) THEN eout=einp1。 mout=min(22 DOWNTO 0)。 ELSE eout=ein。 mout=min(23 DOWNTO 1)。 END IF。 END IF。 END PROCESS。 adder:lpm_add_sub GENERIC MAP(LPM_WIDTH=8,LPM_DIRECTION=ADD, LPM_REPRESENTATION=UNSIGNED) PORT MAP(dataa=ein,datab=const,result=einp1)。 RESULTS=soutamp。eoutamp。mout。 END behav。
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