【導(dǎo)讀】芯片設(shè)計(jì)了一個(gè)數(shù)字式等精度頻率計(jì)，該頻率計(jì)的測量范圍為0-100MHZ。數(shù)字頻率計(jì)是一種基本的測量儀器。它被廣泛應(yīng)用與航天、電子、測控等領(lǐng)域。范圍可達(dá)到0．1Hz一50MHz，測頻全域相對誤差恒為百萬分之一。鎖存的結(jié)果用LED數(shù)碼顯示管顯示出來。的邏輯編譯、邏輯化簡、邏輯分割、邏輯綜合及優(yōu)化、邏輯布局布線、邏輯仿真，子系統(tǒng)或?qū)Ｓ眉尚酒囊婚T技術(shù)。的一種工業(yè)標(biāo)準(zhǔn)硬件描述語言。相比傳統(tǒng)的電路系統(tǒng)的設(shè)計(jì)方法，VHDL具有多層。的設(shè)計(jì)的特點(diǎn)，因此設(shè)計(jì)者可以不必了解硬件結(jié)構(gòu)。從系統(tǒng)設(shè)計(jì)入手，在頂層進(jìn)行

　　

【正文】 圖 214 DISPLAY的封裝圖 顯示模塊的源程序 library ieee。 use 。 use 。 entity display is port(in7,in6,in5,in4,in3,in2,in1,in0:in std_logic_vector(3 downto 0)。 lout7:out std_logic_vector(6 downto 0)。 SEL:OUT STD_LOGIC_VECTOR(2 DOWNTO 0)。 clk:in std_logic )。 end display。 28 architecture a of display is signal s:std_logic_vector(2 downto 0)。 signal lout4:std_logic_vector(3 downto 0)。 begin process (clk) begin if (clk39。event and clk=39。139。)then if (s=111) then s=000。 else s=s+1。 end if。 end if。 sel=s。 end process。 process (s) begin case s is when 000=lout4=in7。 when 001=lout4=in6。 when 010=lout4=in5。 when 011=lout4=in4。 when 100=lout4=in3。 when 101=lout4=in2。 when 110=lout4=in1。 when 111=lout4=in0。 when others=lout4=XXXX。 end case。 case lout4 is 29 when 0000=lout7=1111110。 when 0001=lout7=0110000。 when 0010=lout7=1101101。 when 0011=lout7=1111001。 when 0100=lout7=0110011。 when 0101=lout7=1011011。 when 0110=lout7=1011111。 when 0111=lout7=1110000。 when 1000=lout7=1111111。 when 1001=lout7=1110011。 when 1010=lout7=1111110。 when others=lout7=XXXXXXX。 end case。 end process。 end a。 display 工作時(shí)序圖如下圖 215，用 8LED 將待 測頻率顯示出來，將通過十進(jìn)制計(jì)數(shù)器的時(shí)鐘信號 CLK，輸出為時(shí)鐘信號計(jì)數(shù)譯碼后的顯示驅(qū)動(dòng)端，在八段 LED 譯碼為對應(yīng)的八段二進(jìn)制編碼，并由數(shù)碼顯示器顯示出來。圖 215 中為想應(yīng)二進(jìn)制編碼與相對應(yīng)的屏顯數(shù)字。 圖 215 disply工作時(shí)序圖 30 顯示電路 4*8 CLK 圖 32 Display 硬件結(jié)構(gòu)圖 此部分如圖 32，圖中 主要由 0~7 循環(huán) 累加器、 38譯碼器、 BCD7段顯示譯碼器、 8選 1 多路數(shù)據(jù)開關(guān)和 8 個(gè) LED 顯示器組成的掃描數(shù)碼顯示器。 譯碼器 74LS138 的 3 個(gè)譯碼輸入 C、 B、 A 用做數(shù)據(jù)分配器的地址輸入， 8 個(gè)輸出 Y0~Y7用做 8 路數(shù)據(jù)輸出， 3 個(gè)輸入控制端中的 EN2A用做數(shù)據(jù)輸入端， EN2B接地， EN1 用做使能端 [8]。當(dāng) EN1=1，允許數(shù)據(jù)分配，若需要將輸入數(shù)據(jù)轉(zhuǎn)送至輸出端 Y2，地址輸入應(yīng)為 CBA=010，由功能表可得 : ABA GABCGGGY 2221 )(2 ??????? 而其余輸出端均為高電平。因此，當(dāng)?shù)刂?CBA=010 時(shí) ，只有輸出端 Y2 得到與輸入相同的數(shù)據(jù)波形。 74138 譯碼器作為數(shù)據(jù)分配器的功能表如表 1 所示 ，圖 33為 74LS138的硬件圖 [8]。 FPGA a b c 循環(huán)累加器 138 譯碼器 7 段譯碼器 8 選 1 選 擇 器 a b c +1 31 表 1 74138 編碼器作為數(shù)據(jù)分配器的功能表 輸入 輸出 EN1 EN2B EN2A C B A Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 0 0 X X X X 1 1 1 1 1 1 1 1 1 0 D 0 0 0 D 1 1 1 1 1 1 1 1 0 D 0 0 1 1 D 1 1 1 1 1 1 1 0 D 0 1 0 1 1 D 1 1 1 1 1 1 0 D 0 1 1 1 1 1 D 1 1 1 1 1 0 D 1 0 0 1 1 1 1 D 1 1 1 1 0 D 1 0 1 1 1 1 1 1 D 1 1 1 0 D 1 1 0 1 1 1 1 1 1 D 1 1 0 D 1 1 1 1 1 1 1 1 1 1 D 圖 33 74LS138 引角圖 本章小結(jié) 本章介紹了頻率計(jì)的各個(gè)軟件組成模塊的源程序做了介紹，對個(gè)功能的仿真圖，及其仿真功能做了基本講解，對本設(shè)計(jì)的實(shí)現(xiàn)起到了主要作用。 32 總 結(jié) 本次設(shè)計(jì)一開始，曾經(jīng)一度對課題有許多不清楚和不了解的地方，經(jīng)過近一周時(shí)間的課題分 析，并與同組同學(xué)進(jìn)行討論，又在指導(dǎo)老師的講解下對課題有了初步了解，但是深入課題之后，發(fā)現(xiàn)由于間隔時(shí)間過長，許多過去課堂上學(xué)過的知識點(diǎn)都遺忘了，在進(jìn)行設(shè)計(jì)中的相關(guān)實(shí)驗(yàn)部分的操作時(shí)以及實(shí)驗(yàn)儀器的使用方法和注意事項(xiàng)都不很熟練，甚至有些遺忘，通過查閱相關(guān)資料，將一些基礎(chǔ)知識進(jìn)行了回顧，但在實(shí)驗(yàn)過程中仍出現(xiàn)了一些書本中沒有講到的問題， 一段時(shí)間之后，我們組成小組，我們組數(shù)選課題是數(shù)字頻率計(jì)的設(shè)計(jì)。第一部分為課題的初步考慮。通過查資料找線索，我們提出不同方案，并對各種方案進(jìn)行比較討論，選取了最好的方案而且對總框圖進(jìn)行 構(gòu)思和設(shè)計(jì)。第二部分為系統(tǒng)的詳細(xì)設(shè)計(jì)。這一部分是最有挑戰(zhàn)性的。為了實(shí)現(xiàn)各模塊的功能而苦苦奮戰(zhàn)。經(jīng)過無數(shù)次修改而成功。初步嘗到成功的喜悅。增強(qiáng)了進(jìn)一步設(shè)計(jì)的信心。第三部分為系統(tǒng)完成下載階段。這階段也遇到困難。不過解決起來容易多了。對各種問題有了經(jīng)驗(yàn)。測試，下載，連線。終于設(shè)計(jì)初步完成了。此時(shí)我們無比興奮?？吹阶约旱某晒?。成就感不言而喻。 本 設(shè)計(jì) 采用 FPGA芯片 EP1K50對等精度頻率計(jì)進(jìn)行了系統(tǒng)的設(shè)計(jì)。設(shè)計(jì)中使用了VHDL語言，經(jīng)過實(shí)驗(yàn)驗(yàn)證設(shè)計(jì)是成功的，達(dá)到預(yù)期的結(jié)果。和傳統(tǒng)的頻率計(jì)相比，利用 FPDA設(shè)計(jì)的頻 率計(jì)簡化了電路板設(shè)計(jì)，提高了系統(tǒng)設(shè)計(jì)的實(shí)用性和可靠性，實(shí)現(xiàn)數(shù)字系統(tǒng)的軟件化，這是數(shù)字邏輯設(shè)計(jì)的趨勢。 本次畢業(yè)設(shè)計(jì)中，我除了對相關(guān)的專業(yè)知識以及相關(guān)的實(shí)驗(yàn)操作進(jìn)行了回顧，還有許多其他的收獲，比如在繪制論文中所需要的相關(guān)的電路圖的過程中，我還學(xué)會(huì)使用 word繪圖，這次畢業(yè)設(shè)計(jì)不但讓我對本專業(yè)的相關(guān)基礎(chǔ)知識進(jìn)行了很好的復(fù)習(xí)，還對原由書本上的知識進(jìn)行了拓展和延伸，畢業(yè)設(shè)計(jì)不但鍛煉了我的動(dòng)手能力，也鍛煉了我處理問題的能力，并且學(xué)會(huì)了許多新的知識。 33 致 謝 通過幾個(gè)月的努力，對本次設(shè)計(jì)的經(jīng)歷，使四年大學(xué)所學(xué)的 相關(guān)知識相互的融匯、貫通，從而加深了對所學(xué)知識的理解。在此設(shè)計(jì)的過程中，參閱了大量的文獻(xiàn)、專著、和資料，設(shè)計(jì)也引用了其中的部分內(nèi)容，在此，對這些文獻(xiàn)、專著和資料的作者和編著們表示感謝，尤其是在這次畢業(yè)設(shè)計(jì)中得到了指導(dǎo)老師李川香老師和同組同學(xué)的支持和幫助， 受益頗多，衷心感謝 ! 34 參考文獻(xiàn) [1] 譚會(huì)生 ,張昌凡 .EDA 技術(shù)及應(yīng)用 .西安電子科技大學(xué)出版社， 2021 年 [2] 林敏 ,方穎立 .VHDL 數(shù)字系統(tǒng)設(shè)計(jì)與高層次綜合 .北京 :電子工業(yè)出版社， 2021 年 [3] 潘松 ,黃繼業(yè) .EDA 技術(shù)實(shí)用教程 .科學(xué)出版社 ,2021: 8889 [4] 林紅，周鑫霞 .數(shù)字電路與邏輯設(shè)計(jì) .北京 :清華大學(xué)出版社， 2021 年 : 134 [5] 李國洪 ,沈明山 .可編程器件 EDA 技術(shù)與實(shí)踐 .北京 :機(jī)械工業(yè)出版社， 2021 [6] 尹常永 .EDA 技術(shù)與數(shù)字系統(tǒng)設(shè)計(jì) .西安電子科技大學(xué)出版社， 2021 年 [7] 李玉山 .電子系統(tǒng)集成設(shè)計(jì)技術(shù) .電子工業(yè)出版社， 2021 年： 157 [8] 胡乾斌 ,李光斌 ,李玲 ,喻紅 .單片微型計(jì)算機(jī)原理與應(yīng)用 .華中科技大學(xué)出版社，2021 年 [9] 潘松，王 國棟 .VHDL 實(shí)用教程 .成都 :電子科技大學(xué)出版社， 2021 [10] 王小軍 .VHDL 簡明教程 .北京 :清華大學(xué)出版社， 1997 [11] 盧毅，賴杰 .VHDL 與數(shù)字電路設(shè)計(jì) .北京 :科學(xué)出版社， 2021 [12] 徐惠明 ,安德寧 .數(shù)字邏輯設(shè)計(jì)與 VHDL 描述 .北京 :機(jī)械工業(yè)出版社 ,2021 [13] 恭宏熙 .數(shù)字系統(tǒng)設(shè)計(jì)自動(dòng)化 .北京 :清華大學(xué)出版社 ,2021 [14] 王鎖萍 .電子設(shè)計(jì)自動(dòng)化教程 .成都 :電子科技大學(xué)出版社 ,2021 [15] 周國富 .現(xiàn)場可編程門陣列及應(yīng)用 .電子技術(shù)應(yīng)用 ,1995,3 [16] 刑建平，曾繁泰． VHDL 程序設(shè)計(jì)教程．北京：清華大學(xué)出版社， 2021 年 [17] （美） Peter ．葛紅，黃河，吳繼明（譯）． VHDL 設(shè)計(jì)指南．北京：機(jī)械工業(yè)出版社， 2021 [18] Douglas ． VHDL， New York： McGrawHill， 1991 [19] Lattice BOOKLattice Semiconductor Incorporration SA,1999 [20] Altera BOOK Altera Corporation San Jose Ca 95134USA,1999 35 附錄 頻率計(jì)頂成文件