基于fpga的誤碼率測試與研究-資料下載頁
2024-11-17 21:56本頁面
【導(dǎo)讀】課題的任務(wù)是數(shù)字通信系統(tǒng)中需要誤碼率在線測試單元，要求能夠?qū)崟r顯示接收數(shù)據(jù)的誤碼率。本文主要有FPGA和單片機兩部分組成。FPGA主要用MAX+plusⅡ為軟件平臺,基于FLEX10K芯片,通過VHDL語言,采用自頂向下的設(shè)計流程完成誤碼的檢測。單片機將檢測到的誤碼進行算法處理，得到整個信道的比較準確和可靠的實時誤碼率，并輸出顯示。經(jīng)過分析，整個設(shè)計由兩個獨立的子系統(tǒng)：發(fā)送子系統(tǒng)和接收子系統(tǒng)構(gòu)成。誤碼儀發(fā)送子系統(tǒng)完成誤碼測試中偽隨機測試碼的發(fā)送基本功能。·215—1偽隨機碼產(chǎn)生模塊；如圖1所示，給出了構(gòu)成誤碼儀系統(tǒng)的總體結(jié)構(gòu)。采用這種收發(fā)系統(tǒng)分開的結(jié)構(gòu)方式可以方便地進行單程誤碼測試和環(huán)路誤碼測試，使得測試系統(tǒng)的應(yīng)用范圍更大更靈活。由此可知，本誤碼儀總體結(jié)構(gòu)方案是合理，科學(xué)的。l'lq序列發(fā)生模塊的主要功能是根據(jù)用戶的速率要求產(chǎn)生測試序列一一m序列。碼性能的重要方法之一洶1。該模塊的實現(xiàn)相對較為簡單，只要
【正文】 學(xué)過的知識，而且學(xué)到了很多在書本上所沒有學(xué)到過的知識。通過這次課程設(shè)計使我懂得了理論與實際相結(jié)合是很重要的，只有理論知識是遠遠不夠的，只有把所學(xué)的理論知識與實踐相結(jié)合起來，從理論中得出結(jié)論，才能真正為社會服務(wù)，從而提高自己的實際動手能力和獨立思考的能力。在設(shè)計的過程中遇到問題，可以說得是困難重重，這畢竟第一次做的，難免會遇到過各種各樣的問題，同時在設(shè)計的過程中發(fā)現(xiàn)了自己的不足之處，對以前所學(xué)過的知識理解得不夠深刻，掌握得不夠牢固，比如說不懂一些元器件的使用方法，對單片機匯編語言掌握得不好……通過這次課程設(shè)計之后，一定把以前所學(xué)過的知識重新溫故。 這次課程設(shè)計終于順利完成了，在設(shè)計中遇到了很多專業(yè)知識問題，最后在老師的辛勤指導(dǎo)下，終于游逆而解。同時，在老師的身上我們學(xué)也到很多實用的知識，在次我們表示感謝！同時，對給過我?guī)椭乃型瑢W(xué)和各位指導(dǎo)老師再次表示忠心的感謝！七、 參考文獻[1]王玉雷．一種誤碼測試儀的灌碼同步系統(tǒng)．數(shù)字通信，1995．1；52—55[2]李東生，張勇，許四毛．Protel 99SE電路設(shè)計技術(shù)入門與應(yīng)用．北京：電子工業(yè)出版社，2002．2[3]DALLAS D52172 Bit Error Rate Test(BERT)．DALLAS．2004[4]孔令成．串行EEPROM AT24Cxx的原理及應(yīng)用．國外電子元器件，1997．—37[5]王正華．基于12C總線的EEPAROM在數(shù)字氣壓計中的應(yīng)用．電子技術(shù)應(yīng)用，2002：45—48[6]馬或，王丹利，王麗英．CPLD＼FPGA可編程邏輯器件實用教程．北京：機械工業(yè)出版社，2006．7八、 附錄附錄一、系統(tǒng)硬件原理圖附錄二、程序代碼誤碼插入模塊LIBRARY IEEE。USE 。USE 。USE 。ENTITY ERR_INT ISPORT(CLK,CP_1S:IN STD_LOGIC。 SELT_ERR:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 ERR_CONT:OUT STD_LOGIC)。END ERR_INT。ARCHITECTURE a OF ERR_INT ISSIGNAL M,N:INTEGER RANGE 0 TO 512。SIGNAL TP1,TP2:STD_LOGIC。SIGNAL OUTP1,OUTNl:STD_LOGIC。BEGINN=0 WHEN SELT_ERR=0001ELSE1 WHEN SELT_ERR=0010ELSE2 WHEN SELT_ERR=0011 ELSE4 WHEN SELT_ERR=1011 ELSE8 WHEN SELT_ERR=0101 ELSE16 WHEN SELT_ERR=0110ELSE32 WHEN SELT_ERR=0111ELSE64 WHEN SELT_ERR=1000ELSE128 WHEN SELT_ERR=1001ELSE256 WHEN SELT_ERR=1010ELSE512 WHEN SELT_ERR=1011ELSE0。PROCESS(CLK,CP_1S)BEGIN IF CP_1S=39。039。 THEN M=0。 TP2=39。039。 TP1=39。039。ELSIF CLK39。EVENT AND CLK=39。139。 THEN TP1=CP_1S。 IF M=N THEN TP2=39。139。ELSE M=M+1。 END IF。END IF。END PROCESS。ERR_CONT=TP1 XOR TP2。END a。序列同步檢測模塊LIBRARYIEEE；USE IEEE．STD—LOGIC_I 1 64．ALL；USE IEEE．STD_LOGIC_UNSIGNED．ALL；USE IEEE．STD上OGIC_ARITH．ALL；ENTITY SMSYN ISPORT(CLK，CODEA，CODEB，TEST：IN STD_LOGIC；SYN，CP_CONT：OUT STDLOGIC)；END SMSYN；ARCHITECTUREAOF SMSYN ISSIGNAL ACODE，BCODE：STD LOGIC_VECTOR(0 TO 7)。SIGNAL T．CLK TMP,TP 1：STD LOGIC；一SIGNAL M：INTEGER RANGE 0 TO 3275 1；BEGINPROCESS(CLK)BEGINlF CLK’EVENT AND CLK=’O’THENACODE(7)=CODEA。FOR I IN 0 TO 6 LOOPACODE(I)=ACODE(I+I)；END LOOP；END IF；IF CLK’EVENT AND CLK=’1’THENIF ACODE=BCODE THENTPl=‘0’；T=TEST；ELSE TP 1=TEST；T=’0’；END IF；END IF；END PROCESS；CLK TMP=CLK OR TPl；PROCESS(CLK_TMP)BEGINIF CLK TMP’EVENT AND CLK TMP=’0‘THENBCODE(7)=CODEB；FOR I IN 0 T0 6 LOOPBCODE(I)=BCODE(I+I)；END LOOP；END IF；END PROCESS；CP CONT=CLK TMP：SYN=T：ENDA：十進制計數(shù)模塊LIBRARYIEEE；USE IEEE．STD_LOGIC_11 64．ALL；USE IEEE．STD LOGIC UNSIGNED．ALL；USE IEEE．STD LOGIC_ARITH．ALL；ENTITYCONT一10 ISPORT(CP,EN，REST：IN STD_LOGIC；CONT：BUFFER STD_LOGIC_yECTOR(3 DOWNTO O)；CO：OUT STD——LOGIC)；END CONT_1 0；ARCHITECTURE A OF CONT1 0 ISBEGINPROCESS(CP,REST)BEGINIF REST=’1’THENCONT=”0000”；ELSIF CP’EVENT AND CP=’1’THENIF EN=’1’THENIF CONT=9 THENCONT=”0000”；CO=’1’；ELSECONT=CONT+1；CO=39。039。；END IF；END IF；END IF；END PROCESS；ENDA；24
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