基于fpga的誤碼率測試與研究(編輯修改稿)
2024-12-23 21:56 本頁面
【文章內(nèi)容簡介】 力為3個LSTTL門?！?1～28腳）：訪問片外存貯器時作為高八位地址線?！?0～17腳）：8位準(zhǔn)雙向I/O口。負(fù)載能力為3個LSTTL門。另外還有專門的第二功能。2復(fù)位電路的設(shè)計 圖4 復(fù)位電路圖4中S2C1R17構(gòu)成復(fù)位電路是較為簡單的上電復(fù)位模式，該電路具有上電自動復(fù)位和手動復(fù)位功能。RIO$1C12構(gòu)成RC充電電路，在上電時，電源通過RIO對電容C13充電，在充電期間，單片機(jī)復(fù)位腳的電平由高至低變化，當(dāng)電容達(dá)到飽和時，復(fù)位腳的電平保持在“0”電平，從而使得單片機(jī)進(jìn)入正常工作狀態(tài)。當(dāng)需要手動復(fù)位時，按鍵S22按下，單片機(jī)復(fù)位腳變?yōu)楦唠娖?，單片機(jī)進(jìn)入復(fù)位狀態(tài)，同時電容C13放電。放開按鍵后，電源重新對C13電容進(jìn)行充電直至飽和后，單片機(jī)復(fù)位腳重新恢復(fù)“0電平，重新進(jìn)入正常工作狀態(tài)。采用這種復(fù)位電路可以避免以下兩種不利現(xiàn)象： (1)電源二次開關(guān)間隔太短時，復(fù)位不可靠； (2)當(dāng)電源電壓中有浪涌現(xiàn)象時，可能在浪涌消失后不能產(chǎn)生復(fù)位脈沖。 通過此電路產(chǎn)生的復(fù)位信號分別對單片機(jī)及其外設(shè)進(jìn)行可靠復(fù)位3外部晶振電路的設(shè)計 圖5 外部晶振電路時鐘電路用于產(chǎn)生單片機(jī)工作所需要的時鐘信號，單片機(jī)本身就是一個復(fù)雜 的同步時序電路，為了保證同步工作方式的實現(xiàn)，電路應(yīng)在唯一的時鐘信號控制 下嚴(yán)格地按時序進(jìn)行工作。圖3—8中C1C1Y2構(gòu)成振蕩電路，振蕩電路的接法很固定洶1。與單片機(jī)的xTALl和XTAL2管腳相連接。振蕩頻率FOSC主要由石英晶體的頻率確定，不同型號的產(chǎn)品．可選的頻率范圍有所不同。一般在0．524MHz之間。典型值為12MHz、11．0592MHz和6MHz。電容C15和C16主要作用是幫助振蕩器起振．其值的大小對振蕩頻率也有影響，因此常用調(diào)節(jié)電容的大小實現(xiàn)對頻率微調(diào)，典型值為30PF。在PCB設(shè)計的時候應(yīng)該注意該部分的電路與單片機(jī)緊緊相靠，這樣以保證時鐘的穩(wěn)定性。 電路中JPXX2接口是單片機(jī)程序下載接口，AT89S52單片機(jī)足[I：AT89C51單片機(jī)的管腳完全兼容同樣都是51內(nèi)核，只是AT89S52支持ISP在線程序模塊而且內(nèi)部存儲容量比AT89C51大一倍，所以在單片機(jī)選型的時候決定選用AT89S52。JPXX2就是ISP程序下載接口，用來將編譯好的十六進(jìn)制或者二進(jìn)制源代碼下載到單片機(jī)內(nèi)進(jìn)行在線調(diào)試。 JP00JP00JP003是上拉排阻，因為單片機(jī)的PO口內(nèi)部沒有上拉電阻，I／0口沒有驅(qū)動能力所以我們在使用PO口的時候必須加上拉電阻。其他的I／O口雖然內(nèi)部具有上拉電阻，但是驅(qū)動能力比較微弱，因此也加接上上拉電阻用來加強(qiáng)I／OD的驅(qū)動能力。4顯示系統(tǒng)的設(shè)計顯示部分采用數(shù)碼顯示?；镜陌雽?dǎo)體數(shù)碼管是由7個條狀的發(fā)光二極管（LED）按順序排列而成的，可實現(xiàn)數(shù)字0～9及少量字符的顯示。另外為了顯示小數(shù)點，增加了1個點狀的發(fā)光二極管，因此數(shù)碼管就由8個LED組成，我們分別把這些發(fā)光二極管命名為 a,b,c,d,e,f,g,dp。LED顯示器的控制方式有靜態(tài)顯示和動態(tài)顯示。靜態(tài)顯示是當(dāng)顯示某個字符時，相應(yīng)的發(fā)光二極管恒定導(dǎo)通或截止。這種顯示方式的每一位都需要1個8位輸出口控制。而動態(tài)顯示是指逐位掃描輪流顯示，在這種顯示控制方法中，顯示分時工作，每次只能有一個器件顯示，由于人的視覺暫留。所以從宏觀上看起來是所有器件在工作。本設(shè)計就采用動態(tài)顯示。本設(shè)計中利用串行輸入BCD碼十進(jìn)制譯碼驅(qū)動顯示器件MC14499來完成與單片機(jī)系統(tǒng)的顯示接口。顯示方式采用4個共陰LED8字?jǐn)?shù)碼管。[9]四、 系統(tǒng)軟件設(shè)計1 FPGA部分的設(shè)計4．1．1誤碼檢測電路的設(shè)計在通信系統(tǒng)中具有獨(dú)特的幀結(jié)構(gòu)，\s，其中同步頭為連續(xù)7個128位的偽隨即碼。誤碼率的目的就是要檢測出同步頭的誤碼個數(shù)，將結(jié)果送往CPU進(jìn)行算法處理，得到實時誤碼率。[7]W5開W2讀入開W5復(fù)位W11復(fù)位開W3開W2開clkdata同步捕捉128位寄存器48位輔計數(shù)器開關(guān)電路1128位寄存器PN碼異或128位計數(shù)器64K主計數(shù)器10比特896比特清零error關(guān)閉開關(guān)電路2W1開W2關(guān)閉輸出圖6 誤碼測試電路的原理圖如圖6所示， Mb\s的基帶數(shù)據(jù)流和時鐘輸入到同步電路和128位移位寄存器中，首先同步電路開始搜索同步頭，以128位偽隨即碼的前16位作為同步頭初捕譯碼電路，如在數(shù)據(jù)流中捕到相同的16位數(shù)據(jù)，則送出初同步信號w1，在開關(guān)電路1打開的情況下，送出真正的幀同步信號w11，w11打開開關(guān)電路2并使所有的計數(shù)器清零后開始記數(shù)同時將128位偽隨即碼“異或”處理后的數(shù)據(jù)讀到另外128位移位寄存器中。如果有誤碼，則讀入數(shù)據(jù)對應(yīng)位為“1”，反之為“0”。在隨后的128個時鐘作用下，將128位移位寄存器中的數(shù)據(jù)經(jīng)開關(guān)電路2串行移入64K主計數(shù)器和48位輔助計數(shù)器，遇“1”記一次數(shù)，遇“0”不記數(shù)，當(dāng)記到128個時鐘后，再將下一個128位偽隨即碼進(jìn)行“異或”處理后讀入128位移位寄存器中，然后再一次進(jìn)行誤碼記數(shù)。如此操作7次，就記數(shù)完在7個128位偽隨即碼中檢測到誤碼，w4信號關(guān)閉開關(guān)電路2，使兩個誤碼計數(shù)器停止記數(shù)。在下一幀開始時，w5就再次打開開關(guān)電路2，使64K主計數(shù)器開始記數(shù)，并將輔助記數(shù)器清零后重新開始記數(shù)。輔助記數(shù)器的作用就是當(dāng)w1為假同步或誤碼數(shù)很高，一幀同步頭誤碼數(shù)達(dá)到48個以上時，就判斷數(shù)據(jù)以失步，此時送出信號w2，w2打開開關(guān)電路1，同步搜索電路重新捕捉同步頭。w3信號的作用就是為了保證只有第一個128位偽隨即碼的同步頭起作用，防止第二個到第七個128位偽隨即碼和數(shù)據(jù)中的偽同步頭起作用而設(shè)計的。[11]4．1．2偽隨機(jī)碼產(chǎn)生模塊的設(shè)計通常產(chǎn)生偽隨機(jī)序列的電路為一反饋移存器。它可分為線性反饋移存器和非 線性反饋移存器兩類。由線性反饋移存器產(chǎn)生出的周期晟長的二進(jìn)制數(shù)字序列稱 為最大長度線性反饋移存器序列，通常簡稱為m序列。 一個n級反饋移存器町能產(chǎn)生的最長周期等于(2n_1)。根據(jù)反饋系數(shù)的取值不同，電路可以產(chǎn)生出各種具有不同特性的數(shù)字序列。對于一定的移位寄存器級數(shù)r，存在一些特殊的ci取值，使得輸出序列的周期達(dá)到最長，即為2L1。這樣的序列被稱為最長線性反饋移位寄存器序列，印m序列。 本誤碼儀采用2“一1比特偽隨機(jī)碼進(jìn)行測試。圖4 8是2“一l比特偽隨機(jī)碼發(fā)生器結(jié)構(gòu)圖．其生成多項式采用CCITT建議的x“嘣“+l的結(jié)構(gòu)，采用15級移位寄存器構(gòu)成，同時為了打破由于寄存器全“0”引起的非輸出狀態(tài)．第一級寄存器的初始狀態(tài)由全部寄存器的狀態(tài)共同控制；當(dāng)全部寄存器狀態(tài)都為…0時，第一級寄存器的初始狀態(tài)為…1，當(dāng)時鐘到來后第一級寄存器
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